时钟信号线后串一个电容,这是为什么?

jamesbond · 发表于 2007-9-17 23:30:53

1.串电容，会使OSC输出到目的端的VPP损失至少一半（1/2 VTXO)，也就是驱动能力不足，并且不会抑制反射，没任何好处
2.并电容，会同样使VPP降低，相当与加大LOAD CAPACITY，可能会抑制一些高频EMI，但并不是解决EMI问题的KEYPOINT
3.串电阻，CLK相当于一根发射信号线，当走线过长时其与地的寄生电容会降低对地阻抗并使源端CLK与延迟的反射waveform叠加，眼图虚化，通常串吸收电阻（匹配驱动阻抗）并靠近TX端（源端）尽量减少天线效应辐射损失的驱动功率对应的Trace Length[br]+3 RD币

ghlln82 · 发表于 2007-9-18 15:40:02

[em01]

buick9323 · 发表于 2007-9-28 10:37:24

本人做消费电子见识太少，现在还没有发现有在时钟信号上面串电容的，只有在时钟上面串电阻，对地并电容。

有哪个方案是在时钟线上面串电容的，说说。[br]+1 RD币

liusheng3570 · 发表于 2007-9-29 21:29:05

MTK,RF出来的26M到基带就是串1NF的电容,

changxusu · 发表于 2007-10-4 19:09:03

询问第五楼，电容越小高频越容易通过是什么意思？难道同样的高频，更大的电容它反而不容易通过？

wjdianyuan · 发表于 2007-10-6 02:08:22

并电容用来滤波，让clk信号干净一些；
串电容，用来隔直流，去掉clk线上的偏移电压；
串电阻，用来吸收高频clk信号反射回来的信号，而且这个电阻离接受端越近越好。[br]+1 RD币

kenytang · 发表于 2007-10-7 10:30:40

一直没有遇到串联电容的做法，学习！

kingyb · 发表于 2007-10-7 20:12:55

<DIV class=quote>以下是引用macro_ma在2007-7-24 17:35:20的发言：
濾波的，一般為除去高頻雜訊息，也有防ESD的功能!

+1 RD币</DIV>

应该不是，滤波和防止ESD肯定不是串接着的，说隔直的话肯定会有的

ldjacky · 发表于 2007-10-8 10:15:38

源端是指信号的原端吧，

machen · 发表于 2007-10-19 12:05:09

呵呵
学到不少啊

pengzilong · 发表于 2007-10-20 15:42:35

通常串一个小电阻,使它的强度衰减,防止CLOCK线在高频时信号反射干扰wareform的边缘,[br]+1 RD币

孤鹏掠影 · 发表于 2007-10-21 15:23:43

学习学习啊！
我一直都不知道CLK还可以串联一个电容的！
不过在一些高速率的信号线上我常常可以看到串联一个电阻的，但是却不是很清楚到底是怎么用的！
21楼老师讲的很有道理啊！有所收获啊！
谢谢！

花落无声 · 发表于 2007-10-31 16:18:05

着实学习了一把

tonychin · 发表于 2007-11-6 13:48:38

串电容，隔直通交，去掉信号线上的直流成分。

在我做过的项目中，因为要复用时钟线，所以在时钟线上串了三个电容，分别靠近各自的器件。这时这些电容的作用可以调整时钟信号在各个器件上分配的能量。
[br]+1 RD币

bruceliu · 发表于 2008-1-13 00:39:03

有收获。[em06]

johnny_zhao · 发表于 2008-1-13 11:34:24

阻抗匹配

hama112 · 发表于 2008-1-13 17:21:07

电容: 隔直流通交流

电感:隔交流通直流

f86h · 发表于 2008-1-14 08:41:57

串电阻：
个人以为是时钟驱动器的输出驱动阻抗加上串接在源端的阻抗之和等于时钟传输线的阻抗！
这个阻抗是用来衰减吸收由目的端反射回来的信号！

john-deng · 发表于 2008-1-14 11:03:30

<DIV class=quote>以下是引用jamesbond在2007-9-17 23:30:53的发言：
1.串电容，会使OSC输出到目的端的VPP损失至少一半（1/2 VTXO)，也就是驱动能力不足，并且不会抑制反射，没任何好处
2.并电容，会同样使VPP降低，相当与加大LOAD CAPACITY，可能会抑制一些高频EMI，但并不是解决EMI问题的KEYPOINT
3.串电阻，CLK相当于一根发射信号线，当走线过长时其与地的寄生电容会降低对地阻抗并使源端CLK与延迟的反射waveform叠加，眼图虚化，通常串吸收电阻（匹配驱动阻抗）并靠近TX端（源端）尽量减少天线效应辐射损失的驱动功率对应的Trace Length

+3 RD币</DIV>

这个解释好像不错

ltlcn · 发表于 2008-3-19 13:46:44

以下是引用jamesbond在2007-9-17 23:30:53的发言：
1.串电容，会使OSC输出到目的端的VPP损失至少一半（1/2 VTXO)，也就是驱动能力不足，并且不会抑制反射，没任何好处
2.并电容，会同样使VPP降低，相当与加大LOAD CAPACITY，可能会抑制一些高频EMI，但并不是解决EMI问题的KEYPOINT
3.串电阻，CLK相当于一根发射信号线，当走线过长时其与地的寄生电容会降低对地阻抗并使源端CLK与延迟的反射waveform叠加，眼图虚化，通常串吸收电阻（匹配驱动阻抗）并靠近TX端（源端）尽量减少天线效应辐射损失的驱动功率对应的Trace Length
+3 RD币

对于第一点有些异议，串接电容的大小关系到OSC输出到目的端的VPP的。1n跟10pF的明显有区别。串接电容的好处是可以改变VPP。有些芯片对于VPP好像有要求。

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