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[FPGA资料] 请教高手:用CPLD和FPGA分别做乘法器的问题

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发表于 2009-9-24 13:18:48 | 显示全部楼层 |阅读模式
我做了一个16bit乘16bit的乘法器,在QII环境下编译后发现,在选用fpga和cpld器件时所用的逻辑单元数相差很多,fpga所用的逻辑单元数要比cpld所用的逻辑单元数少很多!

那位高手抽空给说明原因,谢谢!
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