LVPECL 时钟走线疑问

lewislu · 发表于 2008-12-12 17:17:16

哪位高手解答一下我的lvpecl 布线问题
源－－－－－－－－－－－－－－－－－－－－－－|－－－－－－－－－－－－－－－－－匹配电阻
源－－－－－－－－－－－－－－－－－－－－－－－|－－－－－－－－－－－－－－－－匹配电阻
我的时钟频率为133M 源到芯片距离为110mm，芯片到匹配电阻30mm 芯片处分叉比较小，这也是受布局限制才导致匹配电阻不能靠近，请问这样有问题吗？

我还有一个问题就是关于带状线的问题
－－－GND 6.7mil
－－－signal
－－－vcc 5mil
－－－bottom
请问这样的叠层中，信号线能走1G 的高速线吗？
多谢希望能给出理由

lewislu · 发表于 2008-12-16 15:35:04

没人解答，只好自己顶了。
期待高手回复

jtgiit · 发表于 2008-12-17 12:16:54

信号和电源之间应该有地隔离会比较好

hujiaa123 · 发表于 2008-12-28 20:50:23

我想学习

hujiaa123 · 发表于 2008-12-28 20:51:45

我想学习
本文来自：我爱研发网(52RD.com) 详细出处：http://www.52rd.com/bbs/dispbbs.asp?boardid=58&id=145324&star=1#137593

zys0402 · 发表于 2008-12-28 22:59:59

－－－GND 6.7mil
－－－signal
－－－vcc 5mil
－－－bottom
此种层叠设置signal参考主要是VCC平面，这样就可能有下面情况：
1.vcc平面有分割带，信号跨越分割带，这样对信号质量会造成影响。
2.VCC平面是低电压高电流平面，如果Pi控制不好，纹波较大，也会给信号质量带来隐患。
没有此类情况，个人觉得可以走高速信号。

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