如何设计cadence 版图

106626225 · 发表于 2008-5-17 15:08:48

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　我们知道，每当CMOS门改变其输出电平时有一个电流尖峰(current spike)流过电源总线并产生噪声电压，称它是开关噪声。电源总线以及它们与封装管脚的连接必须有足够的导通性能，使得来自输出驱动器中的所有电流尖峰不致于产生过大的噪声电压，破坏电路的正常操作。然而，芯片中的电源总线以及压焊封装连接线都具有电阻和电感特性，在多个I/O驱动器(或者输出驱动器)排列的版图区域内，最有可能在电源总线上产生较大的噪声电压，过高的电源噪声电压还影响电路的延迟时间，使电路可能出现迟滞故障。为了保证电路安全可靠地操作，需要减小和限制电源总线噪声。下面从版图设计角度来考虑如何进行好的强壮的电源设计。

zzzte · 发表于 2008-8-13 11:27:25

[em08]

nic8862000 · 发表于 2009-7-14 14:51:18

到处是收费，生活难啊

nic8862000 · 发表于 2009-7-23 09:08:07

穷人路过，好奢侈的资料

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[IC设计资料] 如何设计cadence 版图