关于Verilog #[time]的延时问题

xl_chen2000

初学CPLD，各位大侠请帮忙看看：
我在ISE8.1编写如下程序（使用的是XC9572-10）
module cis_main(ADCLK);
    output ADCLK;
   reg adclktemp;
  always #5000 adclktemp=~adclktemp;
  assign ADCLK=adclktemp;
endmodule
ADCCLK链接CPLD的一个IO口，想通过改变＃[time] 的值来输出不同周期波形，但无论如何改变也不能输出波形来，请问是什么原因？是不是哪里设置问题？#[time]的延时究竟是怎样使用的？
谢谢！

hypetrel

用个外部时钟实现吧,#延时一般用于仿真的吧

john-deng

#[time仿真用的
你说的可用分频来做
也可用门控时钟来做，好像不太好

yang1998

低频情况下分频应该还可以吧，你的问题还是用二楼的办法吧

wqhot

基本同意二楼的说法。
你这个代码应该是不可以综合的，根本就没有输入，哪来的输出，想上电后让芯片内部震荡吗？那买晶振的都要哭了。
没有输入只有输出的只在仿真的激励文件中才能出现。。。

blueapplej

同意二楼的!
一般写testbench才会用到#time的语句，该语句无法综合！

[em14]

blueapplej

刚学习到资料,可综合的延时方法有:
1 使信号经过逻辑门得到延时;
2 使用器件提供的延时单元.

oditszapc

定定定啊，

yxliqf

呵呵，7楼说的比较准确。
不过，第一种使用逻辑门来延时要慎用，因为时延不精确，而且与芯片制造关系比较大。

suhumyth

以下是引用xl_chen2000在2008-2-26 10:14:57的发言：
初学CPLD，各位大侠请帮忙看看：
我在ISE8.1编写如下程序（使用的是XC9572-10）
module cis_main(ADCLK);
                                output ADCLK;
                 reg adclktemp;
                always #5000 adclktemp=~adclktemp;
                assign ADCLK=adclktemp;
endmodule
ADCCLK链接CPLD的一个IO口，想通过改变＃[time] 的值来输出不同周期波形，但无论如何改变也不能输出波形来，请问是什么原因？是不是哪里设置问题？#[time]的延时究竟是怎样使用的？
谢谢！

哥们，adclktemp没有赋初值怎么能行呢！！
而且，应该用wire型取代reg。

fiysben

你这个看波形还行，你要通过IO怎么可能输出呢？不然还要晶振神马的干嘛呢？对吧……

fiysben

以下是引用suhumyth在2011-9-6 20:00:10的发言：
！

哥们，adclktemp没有赋初值怎么能行呢！！
而且，应该用wire型取代reg。

初值是要赋，不过他reg类型是对的。