DDR出了问题一般怎么解决

emcstudy · 发表于 2007-10-17 10:56:34

在近场的测试中发现DDR那里的noise比较的高,后来换了一根好一点的内存条,
能下降几个db,但还不是很明显.请问大家有没有什么好的意见能够降低那里的noise呢?

guxiang · 发表于 2007-10-17 14:37:42

可以嘗試將DDR的供電電壓+1.8V_DUAL接地!
改善PWR的noise可以在一定程度上改善DDR的EMI

kobe2007 · 发表于 2007-10-18 13:39:23

你要说清楚NOISE是多少MHZ的频率，不会是全频段的NOISE都很高吧。我猜应该是CLK高频信号，不知道对不对。请说明。[br]+1 RD币

emcstudy · 发表于 2007-10-18 13:58:26

近场测那块区域都挺高的呢~~~不光是CLK哦~~

kobe2007 · 发表于 2007-10-18 14:12:13

不知道你的那块区域是什么概念，全频段？？30-1000MHZ？？
还有近场和远场是由差异的，你有没有在chamber 内扫过，具体哪根频率超标.

emcstudy · 发表于 2007-10-18 14:21:02

好像是667M那个点~~~

kobe2007 · 发表于 2007-10-18 14:39:00

估计你的CLK信号频率是333MHZ，那就是这根线的2倍频辐射。
首先，看这根CLK信号的走线是否顺畅，有没有打VIA，有没有做包地处理，边上的走线是不是离它太近而耦合到其他走线上。
然后，看看这根线对应的GND层是否完整，是否有moat.
再次，芯片的POWER是否预留了bypass 电容。
看你的情况好像并没有到CHAMBER内测试，只是自己用频谱仪简单判断，由于近场和远场根本就是两回事，所以并不能认为这点就一定超标，建议你去实验室测试一下，得到测试DATA后再去针对具体频率点进行对策，不然浪费时间。[br]+1 RD币

tlj19830821 · 发表于 2007-10-19 10:56:05

還有看看你的DDR_CLK信號線在北橋出口和DDR進口处附近有沒有+1.8V_DUAL接地電容,加上100p的電容應該會有效果.
[em06]

park_dong · 发表于 2007-10-19 13:07:53

shoujiao

zhangchh · 发表于 2007-11-2 17:39:38

呵呵，DDR这块我以前也遇到过，如果是单点时钟还好处理的，如果是电源就麻烦点！

anxing · 发表于 2007-12-19 19:31:02

学习中

skyhua1203 · 发表于 2007-12-20 16:02:54

整个DDR部分电路和PCB详细都检查一下，DDR时钟和高速走线是否都放在内层走线，并且特别要注意DQS信号,告诉你几个EMC设计原则。
1.DDR的所有的线在源端匹配（串电阻），DATA, ADDRESS,CLK,DQS,DM,CLKE,WE,CS,RAS,CAS
2.DDR附近的走线，为了避免被串扰，中速线串电阻，低速线串磁珠滤波处理.
3.DDR高速线跨层时，在附近留GND贯穿孔,保证信号足够完好的回流。
4.DDR周边的线应尽量远离此高速区域！
5.每一组data线，DQS，DM线都必须走在一个区域，且参考相同的GND层，这些线最大可能走同一层，第三层建议走。出于空间或打孔过多的原因，可以适当放置表层。每颗RAM有两组这样的线。
6.所有的DDR线如果能走到全部走到内层，只留器件在表层，最好，这种情况下需要考虑打孔个数，换层不要太多。这里强调data 线，CLK线， DQS DM线。
说了这么多有问题再来上面发贴吧

[br]+3 RD币

zhangchh · 发表于 2007-12-26 11:05:43

As to upstaire' comment,that's DDR basic routing requirement.Follow DDR designguide,many corporations could do that,If we do as what you suggest,there's still EMC issue.Could you analysis the reason?

qaz963963wsx · 发表于 2008-1-5 13:00:22

<DIV class=quote>以下是引用skyhua1203在2007-12-20 16:02:54的发言：
整个DDR部分电路和PCB详细都检查一下，DDR时钟和高速走线是否都放在内层走线，并且特别要注意DQS信号,告诉你几个EMC设计原则。
1.DDR的所有的线在源端匹配（串电阻），DATA, ADDRESS,CLK,DQS,DM,CLKE,WE,CS,RAS,CAS
2.DDR附近的走线，为了避免被串扰，中速线串电阻，低速线串磁珠滤波处理.
3.DDR高速线跨层时，在附近留GND贯穿孔,保证信号足够完好的回流。
4.DDR周边的线应尽量远离此高速区域！
5.每一组data线，DQS，DM线都必须走在一个区域，且参考相同的GND层，这些线最大可能走同一层，第三层建议走。出于空间或打孔过多的原因，可以适当放置表层。每颗RAM有两组这样的线。
6.所有的DDR线如果能走到全部走到内层，只留器件在表层，最好，这种情况下需要考虑打孔个数，换层不要太多。这里强调data 线，CLK线， DQS DM线。
说了这么多有问题再来上面发贴吧

+3 RD币</DIV>

xu3314334 · 发表于 2013-9-11 09:11:39

时钟线之间电容电阻怎么匹配啊？？？？？

happyzzssxx · 发表于 2014-9-11 21:20:17

学习了

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[讨论] DDR出了问题一般怎么解决

为什么中速线串电阻，低速线串磁珠滤波处理？？