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[讨论] hold timing violation

发表于 2007-9-19 21:18:04 | 显示全部楼层 |阅读模式

小弟最近在使用xilinx FPGA中遇到很多hold timing violation。各位大虾有没有什么好的建议来避免。

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发表于 2007-11-23 22:16:58 | 显示全部楼层

1.用频率慢点的时钟
2.用沿陡点的时钟
3.用DFF打一下？
4.用FIFO等同步
5.添加时序约束?

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