ModelSim仿真出现GSR问题怎么办？

wjy_knife

我的设计中用到一个双口RAM，用IP核实现，然后用synplify综合工具综合，但是在ModelSim做后仿真时遇到这样的错误：
Port 'GSR' not found in the connected module (9th connection).
对应的源码是：
X_RAMB4_S8_S8 \mem/io0/io0/B9  (
    .CLKA(clk_c),
    ...
    .GSR(GSR),
看起来应该是综合的时候插入了全局复位信号，但是在RAM的IP核中没有对应的端口。大家遇到过这种问题没有？该怎么办阿？

ningali

注意检查一下大小写，verilog对大小写不一致敏感

wjy_knife

大小写肯定没问题的。程序可以在芯片上成功的运行。只是搞不明白这里做后仿真为什么会不行

wjy_knife

我把我的工程发出来，大家帮我看看这是怎么回事。
test目录下是ISE建立的工程，只是实现了一个IP核的RAM
sim目录下是modelsim工程，打开之后运行simulation1就会出现：
# ** Error: (vsim-3389) D:/test/sim/mem_interface.v(833): Port 'GSR' not found in the connected module (9th connection).
#         Region: /test/mem0/\mem0/B21\
【文件名】:07917@52RD_test.rar
【格　式】:rar
【大　小】:269K
【简　介】:
【目　录】: