一个关于Latch的问题

wind_dodo · 发表于 2007-8-28 23:28:38

还有一个关于Latch的问题；
就是在FSM中我用到的一些信号为组合逻辑电路，但在综合时会提示出以下信息，
Warning:Latch flag1& latch has unsafe behavior.
Warning: Ports D and ENA on the latch are fed by the same signal ST.st_ctlw.
flag1是我在FSM中用的信号，但该信号没有经过时序电路，就出现了该类问题，但是我
在书上看到应尽量避免latch的产生，我应该怎么做呢？求教，thanks；》
一天内问这么多问题，呵呵，有劳各位了，万分感谢！

wind_dodo · 发表于 2007-9-1 12:51:59

请大家多多指点，谢谢

wind_dodo · 发表于 2007-9-8 01:18:57

各位大侠，怎么没人帮我看看这个问题呢？有劳各位了，困扰啊
谢谢

liuliqiang · 发表于 2007-9-10 15:14:42

请尽量采用完全的if和case语句，另外可以在RTL视图里看到latch是哪几句造成的，然后修改代码。

wind_dodo · 发表于 2007-9-10 20:09:08

谢谢4楼；》又遇到你了，很高兴！
首先，我确定使用FSM时已经用了完备的case语句（最后含有when others语句），
其次，使用RTL大概看了一下，但是没怎么看明白，大概就是Latch的输入和使能信号同时依赖于同一个信号了，我想产生该类问题还有其他的原因么？
[em13]

CMOS集成电路 · 发表于 2007-9-19 11:33:00

LATCH不是不能用，而是要慎用；
有些设计中是必须用LATCH得

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