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[FPGA资料] Verilog中阻塞和非阻塞的区别

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发表于 2007-7-19 11:49:53 | 显示全部楼层 |阅读模式
Verilog中阻塞和非阻塞的区别

阻塞和非阻塞是Verilog语法中最基本同时也是非常重要的地方，看似区别不大，真正写代码的时候确不可忽略，和大家一起分享。


【文件名】:07719@52RD_Verilog中阻塞和非阻塞的区别.pdf
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 楼主| 发表于 2007-7-19 14:05:31 | 显示全部楼层
初来乍到不太熟悉这的环境，上一个相同名称的帖子上传附件没有成功，找了半天又不知道怎么删贴，请版主把它删掉吧，谢谢
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