请问VHDL和Verilog有何区别？

szrd911

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??问：请问VHDL和Verilog有何区别？如果想学，是选VHDL还是Verilog？（mary）

??A答：我特意问过我的一个老师，他说Verilog超过100万门会出毛病，如果小于100万门，我认为Verilog更好。E-mail:zjianq@sohu.com（zz）

??B答：1、VHDL偏重于标准化，VerilogHDL与EDA工具的结合更为紧密。2、与VHDL相比，VerilogHDL的编程风格简洁明了，两者的代码之比为3:1。3、VerilogHDL比VHDL更容易学会。（m2c）