除法器的IP核

Lydia_yy

我在程序中调用了一个IP核——除法器。程序代码如下：
module divider_N(CLK_1M,A,B,C,D,RFD);
    input CLK_1M;
  input [10:0]A;
    input [6:0]B;
  output [10:0]C;
  output [2:0]D;
  output RFD;
     
//   实例化除法器divide
divide U1 (
.clk(CLK_1M),
.dividend(A),
.divisor(B),
.quotient(C),
.remainder(D),
.rfd(RFD));
endmodule

在用ISE自带的仿真工具进行仿真时，出现如下的error提示：
ERROR:HDLParsers:3482 - Could not resolve instantiated unit DIV_GEN_V1_0 in Verilog module work/divide in any library
ERROR:Simulator:198 - Failed when handling dependencies for module divider_N_tbw
很郁闷啊！ 请高手指教

gulin_apple

是不是没有编译仿真库啊．