请教个 Verilog 实现 CRC 校验的问题

sinos

module crc16(EN,crc_in,data_in,crc_out,valid);
input[15:0] crc_in;
input[7:0] data_in;
input EN;
output[15:0] crc_out;
output valid;
reg[15:0] crc_out;
reg valid;
always@(crc_in or data_in or EN)
begin
if(EN==1)
begin

valid=1'b0;
crc_out[0]=data_in[7]^data_in[6]^data_in[5]^data_in[4]^data_in[3]^data_in[2]^data_in[1]^data_in[0]^
  crc_in[8]^crc_in[9]^crc_in[10]^crc_in[11]^crc_in[12]^crc_in[13]^crc_in[14]^crc_in[15];
crc_out[1]=data_in[7]^data_in[6]^data_in[5]^data_in[4]^data_in[3]^data_in[2]^data_in[1]^
  crc_in[9]^crc_in[10]^crc_in[11]^crc_in[12]^crc_in[13]^crc_in[14]^crc_in[15];
crc_out[2]=data_in[1]^data_in[0]^crc_in[8]^crc_in[9];
crc_out[3]=data_in[2]^data_in[1]^crc_in[9]^crc_in[10];
crc_out[4]=data_in[3]^data_in[2]^crc_in[10]^crc_in[11];
crc_out[5]=data_in[4]^data_in[3]^crc_in[11]^crc_in[12];
crc_out[6]=data_in[5]^data_in[4]^crc_in[12]^crc_in[13];
crc_out[7]=data_in[6]^data_in[5]^crc_in[13]^crc_in[14];
crc_out[8]=data_in[7]^data_in[6]^crc_in[0]^crc_in[14]^crc_in[15];
crc_out[9]=data_in[7]^crc_in[1]^crc_in[15];
crc_out[10]=crc_in[2];
crc_out[11]=crc_in[3];
crc_out[12]=crc_in[4];
crc_out[13]=crc_in[5];
crc_out[14]=crc_in[6];
crc_out[15]=data_in[7]^data_in[6]^data_in[5]^data_in[4]^data_in[3]^data_in[2]^data_in[1]^data_in[0]^
  crc_in[7]^crc_in[8]^crc_in[9]^crc_in[10]^crc_in[11]^crc_in[12]^crc_in[13]^crc_in[14]^crc_in[15];

end

else
  crc_out[15:0]=4'H0000;
  valid=1'b1;
end
endmodule

不明白的地方是： crc_out[]= 后面的式子，是根据什么来的？
怎么计算的啊？

wind330

CRC校验有一个多项式表达式的，而该表达式就是一个移位反馈寄存器，上面的是16Bit并行处理，你可以通过那个移位反馈寄存器一个时钟一个时钟推导过去，在第十六个时钟得到每个寄存器位的逻辑表达式，就是crc_out。

solomanleo

请问一下，这里的 crc_in是应该输入什么信号呀，

zhongyunde

CRC校验 YUANLI