大家都是如何解决组合逻辑产生的时钟问题的？

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大家都是如何解决组合逻辑产生的时钟问题的？


在用HDL语言编程中，大家都是如何解决组合逻辑产生时钟问题的。我的程序一综合经常出现组合逻辑产生的时钟，综合工具建议使用时钟约束来指定由组合逻辑产生的时钟信号。不知道如何操作？哪位大侠解释一下。谢谢！
综合工具的建议如下：
----------------------------------------------------------------------------+-----------------------------------------------------+-------+
Clock Signal                                                                | Clock buffer(FF name)                               | Load  |
----------------------------------------------------------------------------+-----------------------------------------------------+-------+
clk                                                                         | BUFGP                                               | 1007  |
mvbc_m/lcu_m/mcu_stsr_mux_m/_n0026(mvbc_m/lcu_m/mcu_stsr_mux_m/_n00261111:O)| NONE(*)(mvbc_m/lcu_m/mcu_stsr_mux_m/mvbc_data_xo_11)| 16    |
mvbc_m/lcu_m/mcu_m/stsr_acc_xo1                                             | BUFG                                                | 32    |
----------------------------------------------------------------------------+-----------------------------------------------------+-------+
(*) This 1 clock signal(s) are generated by combinatorial logic,
and XST is not able to identify which are the primary clock signals.
Please use the CLOCK_SIGNAL constraint to specify the clock signal(s) generated by combinatorial logic.
INFXst:2169 - HDL ADVISOR - Some clock signals were not automatically buffered by XST with BUFG/BUFR resources. Please use the buffer_type constraint in order to insert these buffers to the clock signals to help prevent skew problems.

17505

用  syprify pro 综合应该不会出现这种问题