关于PLL中环路滤波器的带宽问题？

wangkelili · 发表于 2007-4-7 17:29:15

在射频通信中，对本振的稳定度有很高的要求，设计过程中的关键就是环路滤波器的设计，即环路滤波器的带宽和阶次问题，一般环路滤波器的带宽是根据什么来确定的呢？是根据本振振荡的频率范围和间隔吗？

wangkelili · 发表于 2007-4-7 19:17:18

还有在锁相环中所谓的相位比较，是基准参考频率与VCO信号经过分频，然后变为脉冲信号后的比较吧，就是矩形脉冲的比较是吧？
还有low－going pulse什么意思呢？

yuerliuer · 发表于 2007-4-9 08:58:31

看书吧，书上关于环路带宽和相位比较讲得很详细

limcgh · 发表于 2007-4-10 15:54:18

环路带宽与鉴相频率有关系，一般远远大于鉴相频率（不是晶振的）。环路带宽有最佳数值，既要抑制近端躁声（晶振），还要抑制远端的躁声（VCO). 带宽大锁定时间快。带宽小抑制躁声好（近端）[br]<p align=right><font color=red>+3 RD币</font></p>

rfieee · 发表于 2007-4-11 13:49:54

4楼的版主怎么还给加分，不要误人啊，--引用“环路带宽与鉴相频率有关系，一般远远大于鉴相频率（不是晶振的）”，应该是小于鉴相频率吧，一般是其1/10.
rfieee@sohu.com

limcgh · 发表于 2007-4-11 19:49:49

环路带宽与鉴相频率有关系，一般远远小于鉴相频率（不是晶振的）。1/10以上。上次写反了。谢谢指正。

wangkelili · 发表于 2007-4-13 09:47:28

锁相环路的3dB带宽通常选择为参考频率的二十分之一。在通信领域内，用作数据恢复的锁相环路需要对噪声有很高的抑制能力，此时对于锁定的时间没有太高的要求，因此可降低环路的带宽，获得一个大的相位裕度和阻尼系数，这是牺牲了锁定时间而侧重与噪声的抑制。

rocksyh · 发表于 2007-4-13 17:29:00

我觉得带宽小，不一定噪声抑制好。

deepgreen · 发表于 2007-4-14 17:20:56

环路带宽影响很多指标。
带宽大，锁定时间短，对参考端的噪声抑制差，但对VCO噪声抑制好。
环路带宽的选择要根据应用情况来决定，比如对锁相时间、相位噪声的要求，锁相环的用途是用作频率合成还是锁相解调还是调制跟踪，但一般都远小于鉴相频率，因环路要对鉴相频率泄漏有足够的抑制，一般小于鉴相频率的1/10.

nanjingRF · 发表于 2007-4-20 15:03:26

上面正解

brucewow · 发表于 2007-4-20 21:57:59

pll分模拟锁相环和数字锁相环，根据不同滤波器也不相同；
我们现在用的比较多的是数字滤波器，一般数字滤波器的pd输出都是，电平恒定（基本不变化）而脉宽不变的脉冲，而滤波器的作用就是虑除高频分量和对脉冲积分的一个过程；
滤波器的设计过程中要考虑到锁定时间和vco的输出杂散之间的平衡，两者是一个制约关系，要综合考虑，其中相位余量是应该重点考虑的，
具体的设计可以参考传递函数的表达式（0db点和Wc处的相位余量）来进行综合考虑。

一般环路滤波器的带宽设计为Fr的1/20~1/50。
环路滤波器的带宽还要根据你对应的分频比不同而不同（如果严格取最佳），建议楼主可以去好好看看书。
以上是个人的观点，可能不正确，希望批评指正。

brucewow · 发表于 2007-4-20 22:04:32

上文有错
的比较多的是“数字滤波器”
应为“数字锁相环”

”脉宽不变的脉冲“
“脉宽在变的脉冲”

crashx · 发表于 2007-5-18 08:55:29

9楼的正解.补充一下,不要一味的为了追求相位噪声,而忽视相位余量.一般来说两者是有一些矛盾的,需要做一些取舍.

52RD网友 *发表于 2019-11-6 22:17:33* · 发表于 2019-11-6 22:17:33

yuerliuer 发表于 2007-4-9 08:58
看书吧，书上关于环路带宽和相位比较讲得很详细

你好，能给具体推荐一本讲这方面的书吗？谢谢

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