frequency divider的输入频率范围

bkat · 发表于 2007-3-22 10:57:54

PLL后面的二分频电路，frequency divider.
它的工作频率，也就是输入clk的范围fmin,和fmax.
fmax的话，可以想得通，是受到传输延时的限制，
那么为什么还存在一个fmin呢，频率低不是容易分频嘛，请高手不吝赐教。

mgshen · 发表于 2007-3-26 19:37:50

如果输入频率过低，分频器会自己振荡。 [em02][br]+1 RD币

bkat · 发表于 2007-3-27 14:20:06

那么这个过低, 是否可以用它的自己振荡的频率值来考量呢?

nj8888 · 发表于 2007-4-26 20:47:03

PLL芯片中一般都是采用数字方式处理的,频率越低波形越不象方波,所以好多片子建议低频工作时先将波形整形成方波[br]+1 RD币

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