SystemVerilog跟Verilog hdl不一样吗

videocn98 · 发表于 2007-1-6 21:29:25

刚看到SystemVerilog，问一下。

learnbydo · 发表于 2007-4-4 19:34:14

verilog是systemVerilog sub-set
verilog主要针对设计，对verification较吃力
SystemVerilog有针对设计的改进
但目前综合工具支持还不太好
主要价值在对verification的支持
如加入class, structure等high level structure[br]+3 RD币

flyinspace · 发表于 2007-5-13 21:34:07

楼上正解，此外还引入了assersion[br]+1 RD币

xcs263085235 · 发表于 2007-6-26 21:29:19

解释的很地道,非常感谢!

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