集成电路设计方法

cuilin0512

第1章  概论

1．1 发展历史及当前现状
发展史参见《CMOS数字集成电路—分析与设》一书，第1章1.1节。
当前现状的主要特征如下：
（1）    当前的主流工艺是0.18μmCMOS工艺，90nm工艺也基本成熟。
（2）    电路功能设计已进入片上系统（System on Chip SOC）时代，知识产权模块（IP核）产品化。
（3）    集成电路的设计与制造分离，芯片生产厂家提供模型或标准单元库，设计公司负责电路功能设计。
（4）    设计方法越来越依赖于EDA工具。
1．2 现代“集成电路设计”的学习方法
（1）摆脱“应试”型学习方法，向“研究”型学习方法转变。
（2）理论学习与“EDA工具学习”紧密结合，逐步习惯自己设计实验，用EDA工具验证理论的方法。
（3）不要拘泥于某一本教课书的内容，充分利用网络信息资源。
（4）不要轻易接受或否定任何人的观点，养成独立思考，以实验结果说话的习
惯。
（5）扩大知识面，了解集成电路应用领域的需求，了解相关的系统理论。
1．3 本课程内容安排和考核方式
本课程以介绍数字集成电路的全定制设计方法为主，主要学习各种典型电路的基础理论，与本科阶段的学习方法不同，强调基于EDA工具的实验研究。
    本课程的成绩分为三部分，作业（都是实验性的）占30%，设计项目40%，基础知识（考试）占30%。
1．4 集成电路的设计方法分类
集成电路设计方法的分类方式很多，如果将基于FPGA或CPLD的设计方法排除在专用集成电路（Application Specific Integrated Circuit  ASIC）设计方法之外（这种设计方法实际上属于集成电路应用的范畴，是其它专业的学习内容），集成电路的设计方法可以分为两大类，即全定制设计方法和基于硬件描述语言的自动综合设计方法，根据我校研究生课程的整体安排，本课程重点介绍数字电路的全定制设计方法以及全定制与自动综合方法衔接的部分，而数字电路的自动综合方法将在下一门课程“数字IC设计与综合”中介绍。其它类型集成电路的设计方法将分别在“模拟集成电路设计”和“混合信号集成电路设计”等课程中介绍。
1．5 全定制设计流程


























大规模集成电路（VLSI）的简化设计流程如图1-1所示，图中，右侧的环节是本课程需要学习的内容。图中，“系统确认”和“功能设计”是指确定一个大规模集成电路的整体功能和制造工艺，芯片的功能是根据用户需求确定的，而制造工艺是根据实现功能的需要以及制造成本等因素确定的。现代集成电路设计方法中，“功能验证”一般使用硬件描述语言的行为级仿真来实现。“逻辑设计”是指将该电路功能描述为组合逻辑、时序逻辑以及存储器等数字电路单元的过程。“逻辑验证”一般使用硬件描述语言的“RTL”级或“门级”仿真实现。这里的“电路设计”与一般意义下的电路设计不同，实际上特指晶体管级的设计，也就是说，要将所有的逻辑电路都用NMOS和PMOS晶体管实现。“电路验证”需要使用SPICE仿真分析。“版图设计”是指每个MOS管和连接线又用N型半导体、P型半导体、多晶硅和金属等材料构成的几何图形描述。“版图验证”通常包括设计规则检查（DRC）、原理图与版图对比及布线后寄生参数提取和包含寄生参数的所谓“后”仿真等具体环节。
由于验证过程主要是EDA工具的使用问题，已在本科课程“ASIC EDA”课程中做了较详细的介绍，本课程的重点在于“电路设计”和“电路验证”，也涉及部分“版图设计”的内容。

1．6 电路设计举例
本节以一个全加器的设计为例来说明全定制设计方法的特点。全加器是实现加法器的基本部件，其作用是实现两个1位二进制数的加法，特点是考虑了来自低位的进位和向高位的进位。
全加器的逻辑符号和真值表如图1-2所示，这里输入信号A和B是加数和被加数，C是来自低位的进位。输出信号sum_out 和carry_out分别是本位的“和”和向高位的进位。
一个全加器的设计通常要考虑以下性能指标，即速度、功耗、面积和负载驱动能力。在不同的设计中，对这些指标的侧重点不同，因此有多种实现方法，以下首先介绍注重面积的设计。
    为完成版图设计，最终需要晶体管级的实现，但一般首先考虑“门级”的实现。根据真值表可以写出多种形式的逻辑方程，通过逻辑方程可以大致确定出需要的晶体管数量，一种典型的逻辑方程如下：
sum_out =
              =  
              =  
       carry_out =
如果直接用“异或”门和“与”门和“或”门实现，似乎门数较少，但考虑到一个“异或”门就需要与多晶体管才能实现，而“或”门和“与”门也需要很多晶体管实现，因此“门”数少不等于晶体管的数量少。可见“晶体管级”的设计与”“数字电路”等课程中逻辑设计的有很大区别。为减少晶体管数量，可将“sum_out”用“carry_out”表示，即
sum_out =

















图1-4 全加器的晶体管级原理图















以下介绍发表在IEEE上的关于全加器的文章，这篇文章比较详细地比较了以功耗及功耗延迟积为优化目标的全加器设计。文章的题目是
Analysis and Comparison on Full Adder Block in Submicron Technology


文章摘要和主要内容如下：

Abstract—In this paper the main topologies of one-bit full adders, including the most interesting of those recently proposed,are analyzed and compared for speed, power consumption, and power-delay product. The comparison has been performed on two classes of circuits, the former with minimum transistor size to minimize power consumption, the latter with optimized transistor dimension to minimize power-delay product. The investigation has been carried out with properly defined simulation runs on a Cadence environment using a 0.35µm process, also including the parasitics derived from layout. Performance has been also compared for different supply voltage values. Thus design guidelines have been derived to select the most suitable topology for the design features required. This paper also proposes a novel figure of merit to realistically compare -bit adders implemented as a chain of one-bit full adders. The results differ from those previously published both for the more realistic simulations carried out and the more appropriate figure of merit used. They show that, except for short chains of blocks or for cases where minimum power consumption is desired, topologies with only pass transistors or transmission gates are not attractive. In contrast, the most interesting implementations in terms of trade off between power and delay are the traditional CMOS and Mirror topologies. Moreover, the Dual-rail Domino and the CPL allow the best speed performance.
Index Terms—Adders, arithmetic, CMOS digital integrated circuits,
full adder, performance analysis, VLSI.





图1-6 镜象全加器原理图和版图

lianglong

图呢?怎么老半天都没有出来?
[em13][em13][em13]

catfine

3Q, 就是啊，图呢？

zhanghuan

没图~~~[em04]

cbahwxf

没图[em13]

gerent

[em13]