systemverilog和systemc那个更有前途？

hent_yang · 发表于 2006-11-11 21:38:37

systemverilog和systemc那个更有前途？目前还看不到systemverilog的大规模使用，不知将来怎么样

o2real · 发表于 2006-11-15 13:15:24

目前也正在考虑这个问题

shorestly · 发表于 2006-12-9 22:54:31

差不多吧，个人比较喜欢SystemVerilog

jayo · 发表于 2006-12-13 15:09:51

比较喜欢SystemVerilog

learnbydo · 发表于 2007-4-4 19:46:26

SystemVerilog是未来的trends
SystemC其创造者已经停止支持了
因为其太偏向于软件的思维方式
硬件设计者会不习惯
SystemVerilog可以设计和验证统一起来
对用惯verilog的人会很好过渡

tyywoody · 发表于 2008-10-4 08:20:21

个人认为，各有千秋吧。

citybus · 发表于 2008-10-13 11:09:22

SystemC

andyzau · 发表于 2008-10-26 21:53:15

同问啊
最近有学这个的打算

hover99 · 发表于 2009-1-7 16:23:03

systemc更偏重于算法，最大的优势就是和c程序无缝连接，长于系统级的建模和验证。
systemverilog更偏重于验证。
systemc的劣势在于算法不如matlab，设计不如verilog，验证不如systemverilog。

zlhlsy · 发表于 2009-2-14 16:40:21

做设计或验证的可以先用SystemVerilog

FPGA_ASIC · 发表于 2009-3-4 14:45:19

以下是引用hover99在2009-1-7 16:23:03的发言：
systemc更偏重于算法，最大的优势就是和c程序无缝连接，长于系统级的建模和验证。
systemverilog更偏重于验证。
systemc的劣势在于算法不如matlab，设计不如verilog，验证不如systemverilog。

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