晶振的PCB布局布线问题--请进讨论!!

countryson

我做了一个无线通信电路的收发板, 由于要集中在一起, 收发有一定的干扰, 可是我在测试的时候,最大的问题是:
我的晶振的谐波基本上都要串到地线上去, 因为我用一个晶振控制两个琐相环, 所以信号线拉得比较长,不知道是不是因为这个原因引起的???
目前我这个板子的接收带宽是1M,单板灵敏度可以达到90多一点.不知道是不是比较合适???
希望各位大侠指教指教!!!

yangyouhua

晶振的PCB布局布线要求很严格的

countryson

2楼的师兄说得对啊,的确是有很多需要注意的!!
您有什么建议吗?希望指教!!

因为我用的晶振是贴片的,15MHZ,似乎没有正弦输出的,都是TTL输出,虽然我已经用拉电容的方法来改变波形了,虽然有改善,可是还是觉得效果不是很好.

希望各位大侠支持啊!!

zw_totti

1.有正弦波输出的贴片晶振,输出负载为10k;
    2.晶振输出到PLL的信号线不能长,再加上TTL电平,辐射太厉害了,肯定是这个原因;
    3.晶振PCB表面铺地,周围通过过孔与底层大面积地相连;
    4.晶振输出接带通滤波器,PLL输出接带通滤波器;
    5.对两个PLL分别进行屏蔽;
    6.至于你那板上有没有这个条件来实现,我就不知道了.

countryson

多谢4楼的建议!!
还有几点不是很明白,希望能够多交流
1,  贴片晶振输出负载10K, 不知道带负载能力够不够? 因为我是带一个单片机两个琐相环路.  因为我做了实验,不过用的是晶体,  采用外接电容的方式来提供时钟,但是只能带一个单片机,  有时候可以带一个锁相环,但是无法带两个锁相环. 不知道是不是什么地方用得不对???
2.  我想可能还是您所说的,  晶振输出线太长了引起的.   
    可能和我的布局有关系, 由于收发要尽量远离, 我是收发放在电路板两端, 锁相环和数字电路(有CPLD几个数字IC)放在中间(尽量靠近发射,远离接收), 这样就造成了我的晶振输出信号线太长.
   不知道,怎样布局更合理??
3.  晶振输出,我做过实验,采用普通的陶瓷滤波器进行滤波,效果是有改善,不过还是不是很理想. 所以我才采用电容强拉波形.

4.  PLL单独屏蔽,我到是没有做,我是把发射锁相环和发射电路部分和在一起与其他 '隔离',接收锁相环和接受电路在一起和其他'隔离'.
   不知道,是不是应该有更合理的布局???

希望各位能给些建议!!!
谢谢!!

zw_totti

1.10k的负载能力不够,必须加缓冲电路,使PLL的参考与单片机的时钟相隔离;
2.大的布局应该没问题,主要是做好屏蔽,尤其是接收电路部分,不光要屏蔽,还要考虑接地,你的灵敏度好像太差了点.
3.晶振输出接两个PLL,很难把信号线走短,最好是用同轴线从底层连接.
4发射和接收电路最好不要做在一块板上.

countryson

多谢zw_totti 的建议了
  1.很有参考价值哈,我想可以实验以下,  下次布板的时候因该会更加注意了. 另外晶振输出电平比较高,达到正输出,不知道应用什么样的缓冲器??肯定应该用集成电路缓冲器吧, 不知道有没有推荐一两个??
  2.灵敏度的确不是很好,不过还算达到了所提指标的要求. 要是有什么建议,希望多指教!!
  3.晶振信号线采用同轴的方式的确好似个好的选择,不过我之初没有考虑到,这点是很有必要的!!
  得到大家这么多的建议,我觉得还是有很多问题需要改进,要是可能希望还能的到更多的指教,有可能的话,可以把看看我的图,有时间请做指教!!!
  我的:    countryson@126.com

zw_totti

大家相互交流,共同进步,所以不用客气!
1.缓冲电路是指在你的晶振负载能力很弱的情况下使用,提高驱动能力,还起到隔离的效果,由于你现在使用TTL输出电平的晶振,驱动能力强,而且能改善PLL的带内噪声,所以可以不加缓冲放大器,主要是要解决辐射干扰问题;如果有板子上地方,也可以加一个简单的晶体管限幅放大器,会有点好处.
2.主要不知你的系统工作频段,一般超短波频段和微波频段,射频前端均是收发开关或双工器-滤波器-LNA-滤波器-混频模式;短波一般是收发开关-滤波器-混频模式.
我的邮箱:zw_totti@163.com