《VerilogHDL中文教材》

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【目　录】:



VerilogHDL的基础知识
第一节
VerilogHDL的基础语言知识

 综述
VerilogHDL硬件描述语言


 

 是硬件设计人员和电子设计自动化

 工具之间的界面其主要目的是用来编写设计文件建立电子系统行为级的仿真
模型即利用计算机的巨大能力对用

或

建模的复杂数字逻辑进行仿真
然后再自动综合以生成符合要求且在电路结构上可以实现的数字逻辑网表 根据
网表和某种工艺的器件自动生成具体电路然后生成该工艺条件下这种具体电路的延时模
型仿真验证无误后用于制造 芯片或写入
和 器件中
在
 技术领域中把用
 语言建立的数字模型称为软核  把用

建模和综合后生成的网表称为固核
  对这些模块的重复利用缩短了开发时间
提高了产品开发率提高了设计效率
随着 平台上的
 工具的发展 平台上的
  
 和

 仿真综合性
能已相当优越这就为大规模普及这种新技术铺平了道路目