专题讨论：SDRAM 时钟线、数据线、地址线、控制线走线原则问题

foxpuma

由于频率不同，所以DDR对时序的要求也不一样，而芯片手册往往要求的非常严格，micro的片子要求对数据线做到+/-10mil以内，要求比较苛刻，实际情况下可以通过SI仿真来分析下时序以及地址线的信号质量，根据经验，最容易出现问题的地方还是地址信号，因为地址信号通常带的负载较多。

bluemoutain

完全等长是不可能的，但是应该是尽量等长。
总线之间走线长度不等长的限度应该是由——改信号所跑的最高数据率对应在电路板上的有效波长决定的，转换到时间就是时间裕量

roger_1982

喜欢免费的东西

kitelisa

同意第八楼的说法，等长只是相对的，只要不是很离谱，影响不大。

cfhang

长知识

earldu

看看先

lyl1070

个人觉得，本身为初学者，但问题在于，要做到数据线，地址线及控制线等长不容易。
但做一个项目，应该来说是从头到尾开始规划好的话，做起PCB来也不难。
比如说，我们先做好硬件PCB板，由PCB板确定好数据线，地址线，及控制线的端口，再去做软件，这样布线起来就方便多了。要做到等长也就容易多了。

truexiaobao

youngbird  能不能多发一些资料  而且  多多 弄一些 使用的  专题 讨论一下  谢谢了！

libsuo

需要好好学习[em12]

guhuagui

我这里有一份关于sdram，时钟线 数据线、地址线和控制线的layout资料，但是要金币哦！要的话就回复吧

yirong_lion

我老大说等长一般作不到,大致相等就可以了,误差在20%即可[em01][em01]

joan2003

学习呵呵!顶一下!

zwl

顶下  学习了

dgwang1

对于DDR的电平有几种，如SSTL1,SSTL2,HSTL1,HSTL2,不通的电平通常匹配的方式不一样，有的要求将串联电阻放在主芯片一段，蒋上拉电阻放置在DDR一端；有的是将串阻和上拉放在一起，放在主芯片和DDR的中间，要依据仿真的结果而定

31330023

总线工作方式是异步则不用等长,同步时序则需要分晰,
同步时序一般来说是一组数据(或地址)参考一根(或几根)时钟信号,
到底需不需要等长,要等长到多少,则要分晰芯片资料,弄清楚从发送到接收的器件以下指标:Clockperiod,Tfilght,Tco,Tsetup,Tskew,Tjitter等等,建立时序方程(不等式),求出允许时间差值(即在PCB上布线允许的误差多少,一般要做得比计算的保守一些,PCB走线延时一般内层在5.5inch/ns,表层在6inch/ns左右).
个人经念: 数据地址总线在50M以下不考虑走线长度误差,一般差1~2个inch以内都不调整.不用去算,时序肯定宽松得很.
    256M以下控制在+/-50mil以内,
    1.25G控制在+/-20mil以内
     2.15G控制在+/-10mil以内,
    10G控制在+/-2mil以内.大家可以参考下
控制线不用等长.

wtl121

[em03]

lanlantian

这个涉及广泛，要从几个方面考虑：

1，频率
2，负载
3，时序
4，电平

几个方面综合考虑吧，楼主题目太大太泛，不容易回答
[em13]

CHENCJB7541

控制线和数据地址线需要配合布线,如果控制线不合适错过了锁存时间也会出错的

shasha

对于DDR2来说，地址线，数据线，控制线，CLK，不是所有的线都等长，而是每组的线等长就可以了，也不是完全的等长，也是有一个误差范围的
地址线一组，设置一个目标值，进行绕线，在允许的误差范围内就可以，不需要完全的等长，当然完全的等长最好，但是比较难
数据线可以分几组，64位的分8组，组与组间不要求等长，组内要等长
控制信号一组
时钟信号一组

CHENCJB7541

呵呵下载看看