数字后端请教一个问题，谢谢！

vivianes

当我用dc生成网表并后防之后，用se画版图。
d:@)m+O(W国内最顶级的开发者论坛----IC/FPGA | 电子电路 | 嵌入式 | 开发设计当load lef gcf verilog def后（加载这些都没错），进行Building the Floorplan ，但是Design Statistics 显示设计的状况时，我的设计没有i/o PAD,只有i/o PIN，不知道是什么原因。那位熟悉se的大虾，可以指点下呀，谢谢！

janmagic

你的pad library正确吗？netlist 里有没有正确调用到这些pad 阿？

candy_xue

一般来说  需要的IOpad会先在你的netlist里面生成 , 当然楼上说的pad lib是很关键的 如果你没有加入padlib 而在netlist又调用了pad信息 会在compile时出错 , 你可以重新检查你的导入文件看有没有这个问题

herrlich

可能你没有用工艺库的PAD把你的PIN连出来吧, 应该在PIN外面再WRAP一层的呀.