关于VHDL与verilogHDL的选择问题！！！

bacoo · 发表于 2006-8-2 01:14:00

我建议选VHDL，适合初学者入门！！！！！！！！！！！！！[em11]

bacoo · 发表于 2006-8-2 01:15:00

大家怎么认为啊？？？？？？？？？？？？？？？？？？？？

bacoo · 发表于 2006-8-2 01:16:00

没有人啊？？？？？？？？？

onlyking · 发表于 2006-8-2 10:54:00

[em10][em10][em10]
有区别吗????
记住每条语句都对应一个数字电路去写,并且多考虑时序

tianshan · 发表于 2006-8-2 20:31:00

新人建议用verilog容易上手，如果有会c，更容易

bacoo · 发表于 2006-8-3 22:56:00

上面两为说的有道理，不过根据我的个人学习经历来看，我还是比较喜欢VHDL的，因为它的语法比较严禁，适合初学者掌握，而VERILOG比较灵活，不太适合初学的人，不过C语言好的人，上手是比较容易的。[em12][em12][em12]

Tait · 发表于 2006-9-21 09:19:00

我是先学VHDL，后学和现在用的的是Verilog，而且觉得先前VHDL的严格的语法，对我帮助很大，学Vreilog的时候关于代码的可综合性方面都是托了以前学的VHDL的福。

zyc7722 · 发表于 2006-9-21 11:26:00

我现在就是学VHDL 就是觉得他比较好

benny_lan · 发表于 2006-9-22 12:19:00

我们知道，电路设计的表示可分为不同的层次，一般五个抽象层次：系统级，算法级，寄存器传输级，门级和电路级，VHDL语言的抽象建模范围可以覆盖从最抽象的系统级一直到最精确的门级，而Verilog HDL语言的描述范围则一直到电路级。
和Verilog HDL语言相比，VHDL语言在门级电路描述方面不如Verilog HDL语言，但在系统级抽象方面要比Verilog HDL语言强，所以对于大型，特大型的系统设计，使用VHDL语言最为合适。
对于做电路设计的人员来说，做好一种语言用的非常熟练，另一种则要读懂，便于参考，因为有些参考设计是用VHDL来实现的，有些则是用Verilog HDL来实现的。[br]<p align=right><font color=red>+3 RD币</font></p>

jerrylay · 发表于 2006-9-22 18:19:00

新手还是用verilog的好
他是我见过的最简单的语言

lyman · 发表于 2006-9-23 10:16:00

请用VHDL

sydy110 · 发表于 2006-9-26 20:04:00

我正在准备学，我知道我该怎么做了，谢谢！

tiankong707 · 发表于 2006-11-10 11:49:00

还是用verilog把

硬件设计语言最终的趋势将会是system verilog 或system C ，到时候会方便好多的

tritu · 发表于 2006-11-10 14:49:00

没多大区别
北美vhdl多,亚太verilog多
不过真的做逻辑后,两种都要会的

zhengying · 发表于 2006-12-17 21:59:00

两种应该都是可以的啊！要懂的是设计的精髓！大家说是不是啊！

little_orang · 发表于 2006-12-19 21:16:00

用的VHDL

xuyi · 发表于 2006-12-21 14:48:00

个人观点是对于初学者verilog比较好上手,而且具个人了解,现在的公司也是用verilog的多一些.
VHDL有自身的优势,但随着两种语言的发展,两者的差异也会缩小.
写<<verilog数字系统设计教程>>的夏宇闻也主张先学verilog,待到一定程度之后再学VHDL.

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