拿到一个实际的例子如何设计状态机呢？

ninaly

学习了一段verilog了解了verilg写状态机的基本结构，但是发现我更迫切问题是对于一个实际的设计要求怎样设计出状态机，比如构建状态图，编写状态吗。。。各位多多指教

bigtobaby

<P>写状态机的话最好能够先把流程图画出来,然后再开始写代码,这样有助于理清思路</P><P>另外状态编码比较好的风格是采用独热码.</P>

jane1

<FONT color=#0000ff>我的理解就是状态机是一种根据状态进行过程控制的机器，有moore和mealy两种，在设计的时候将数据通道和控制通道分开处理<FONT size=3> </FONT></FONT>[br]<p align=right><font color=red>+1 RD币</font></p>

jane1

<HR #d6e0ef; HEIGHT: 1px" width="100%"> <b><FONT size=2>介绍状态机的一种书写方式，以后大家看到就不会陌生了

</FONT></b>借用zqadam的逻辑改的：
`define S1 0
`define S2 1
`define S3 2
`define S4 3
`define S5 4
`define S6 5
`define S7 6
`define S8 7

module clk_gen2 (clk,reset,clk1,clk2,clk4,fetch,alu_clk);

input clk,reset;
output clk1,clk2,clk4,fetch,alu_clk;

wire clk,reset;
reg clk2,clk4,fetch,alu_clk;
reg[7:0] state,next_state;

wire s_s1 = state[`S1];
wire s_s2 = state[`S2];
wire s_s3 = state[`S3];
wire s_s4 = state[`S4];
wire s_s5 = state[`S5];
wire s_s6 = state[`S6];
wire s_s7 = state[`S7];
wire s_s8 = state[`S8];

assign clk1 = ~clk;

//----------------------状态机-----------------
//状态机的时序逻辑
always @(negedge clk)
    state &lt;= next_state;

//状态机的组合逻辑（可能没有实际的组合电路），仅表示状态跳转，
//增强代码的可读性
//既然是时钟发生器，最好不要用reset，否则复位将导致时钟中断，
//特别时钟要输出给其它模块或其它游器件用的时候
always @(state)
begin
    next_state = 8'b0000_0000;

    case(1'b1)
        state[`S1] : next_state[`S2] = 1'b1;
        state[`S2] : next_state[`S3] = 1'b1;
        state[`S3] : next_state[`S4] = 1'b1;
        state[`S4] : next_state[`S5] = 1'b1;
        state[`S5] : next_state[`S6] = 1'b1;
        state[`S6] : next_state[`S7] = 1'b1;
        state[`S7] : next_state[`S8] = 1'b1;
        state[`S8] : next_state[`S1] = 1'b1;
        default : next_state[`S1] = 1'b1;
    endcase
end

//-----------------处理逻辑-------------------------
always @(negedge clk)
    clk2 &lt;= ~clk2;

always @(negedge clk)
    if (s_s1 | s_s2)
        alu_clk &lt;= ~alu_clk;

always @(negedge clk)
    if (s_s2 | s_s4 | s_s6 | s_s8)
        clk4 &lt;= ~clk4;

always @(negedge clk)
    if (s_s4 | s_s8)
        fetch &lt;= ~fetch;

endmodule