选择适合高频应用的高速ADC

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模数转换器(ADC)的使用在雷达和直接下变频接收机等频域应用中正变得越来越普及。对这些高频应用来说，动态范围和本底噪声特别重要，这也为12位ADC的推广提供了推动力。不需要外部下变频器就能直接产生传输信号和直接转换接收信号的吸引力是很明显的，因为这种方案具有灵活性和元件数量减少的优势。对于元件面积和功耗等约束条件非常关键的航空和空间应用中这一点尤其重要。


很长时间以来这种没有混频器的直接变频一直是系统架构师梦寐以求的产品，如今随着半导体技术的发展，我们可以看到有许多商用元件能够用来在更多的应用中实现这种系统。本文讨论了高频应用要取得最好性能所需的变频器特性，包括平坦的频率响应、高输入带宽、低输入满刻度电压范围以及针对多阵列系统调整参数的能力。文章还讨论了与选择高分辨率高速ADC有关的系统设计考虑因素。


直接下变频架构


直接下变频接收机在实际通信系统和雷达应用中越来越普及。诸如通信卫星中继器和合成孔径雷达地球观测系统等应用可以从完整的直接变频收发机的使用中受益匪浅。这种技术允许对整个脉冲式射频频谱进行直接数字化，进一步增强在一次快速傅里叶变换(FFT)扫描中可以观察到的感兴趣带宽，从而给接收机性能带来更大的灵活性。在这种情况下，一个单路ADC就可以替换多个通道的传统中频(IF)下变频。


应用


L频段(1GHz到2GHz)有极好的气象穿透能力，因此它的应用非常多，包括通信卫星中继器、合成孔径雷达(SAR)地球观测系统、军用空间监视、导弹检测和引导以及晴空对流层观测。


远程检测合成孔径雷达是一种非常有趣的应用，它使用天线与其目标区域之间的相对运动来执行地形成像。在这种应用中，高分辨率和高线性度以及精确调整采样点相位的能力很重要。电子战争(EW)系统要求高采样率、扫描尽可能和带宽一样宽的能力和低延时，以便快速捕获数据。


多阵列波束成形应用允许通过选择方向来提高特定信号的增益，或者减少阻塞或干扰信号的影响。在这种情况下，相位控制功能非常重要，如图1所示。

单内核ADC


对于在L频段应用中使用的ADC来说，有两个关键指标很重要，即频谱纯度和本底噪声。


频谱纯度：


真正的单内核架构具有很大的优势，因为它不需要内部交替就能达到1.5GS/s的更新速率。因此在扩展温度范围内工作之前或工作期间都无需校准。(交替型ADC的一个特点是具有显著的交替脉冲。偏移失配将产生一个固定频率的脉冲。然而，增益和相位失配将产生取决于输入信号频率的杂散频率。事实上，使用内部交替的ADC经常要求校准来避免由于增益、偏移和采样孔径延时的失配而引起的无杂散动态范围性能劣化。


从图2所示的频谱纯度图可以看到单内核的优势。频率的选择要使主信号及其谐波在FFT图中紧靠在一起。这样可以使频谱其它部分自由地显示与任何其它非信号相关的杂散信号，比如时钟脉冲。交替式ADC也许能很好地在这个区域显示脉冲，但我们可以看到，单内核具有无杂散区和90dBc的频谱纯度。


单内核架构在延时方面也有优势。例如，EV12AS200的延时可以低至3个时钟周期，这在电子战争和跟踪系统等应用中非常有用。

本底噪声：


高带宽ADC的信噪比背后的因子可以由下列公式确定：






其中，nqi是理想量化噪声q/√12，nqd是与理想(DNL)的偏差。nthermal是热白噪声，njitter是总的抖动值，由内部ADC抖动和外部时钟抖动组成。


如果内部时钟抖动大约为100fs rms，这意味着外部时钟的选择应实现至少具有这个抖动值的系统，理想情况下更小的抖动可以实现最佳的性能。下表给出了根据EV12AS200 ADC指标计算噪声性能的例子。

L频段应用中另外一个重要的考虑因素是，一直到第二奈奎斯特区的末端性能都应保持稳定。这也暗示带宽应覆盖这个区域，而且诸如SFDR、三阶互调指数和有效位数(ENOB)等性能参数应保持平坦(见图3)。

ADC功能


鉴于多阵列设计是这种类型ADC的一种重要应用，ADC应该能够与阵列中的其它ADC匹配。因此增益、偏移和相位应具有调整功能。例如，下面描述的功能是非常理想的：


ADC增益控制：精调(±5%)，使用10位DAC(±0.5 LSB)

ADC偏移控制：精调(±5%)，使用10位DAC(±0.5 LSB)

ADC采样延时调整：30ps精调范围，10位DAC：30fs步距


这些功能还能用来交替多个12位ADC(用于增加实际采样率)。另外，在初始化过程中对齐多个通道的同步功能也很重要。这个功能还可以与触发功能共享，允许外部数字输入与模拟数据实现时间上的同步。


由于输出数据速率将接近内部FPGA的极限，一个重要功能是要能解复用(DMUX)这个数据，以引入更多输出端口的代价来降低数据速度。(EV12AS200提供1:2 DMUX解决方案)


另外一个重要功能是输入电压满刻度范围。ADC的谐波性能非常低，以致于输入驱动器上不良的杂散电平会严重影响系统性能。如果ADC能够接受低的输入电压，那么这个问题就能得以减轻。EV12AS200的输入电压范围是500mVpp。


设计考虑


时钟源和驱动系统的选择很重要，因为抖动是计算总噪声的一个主要因素。要想取得最优性能，100fs左右的抖动是比较理想的。这意味着源相位噪声为150dBc/Hz或以下，任何时钟缓冲器的附加抖动要远小于100fs。


PCB跟踪也是关键点，模拟跟踪应与源(或负载)匹配，才能取得接近1的VSWR。数字跟踪应匹配到100Ω阻抗，长度也要匹配到好于±2.5mm，以确保接口FPGA的摆率偏差不会太大。FPGA接口也是系统的一个复杂部分。为了实现高数据速率，可能需要扩展应用内部的串行/解串(SERDES)单元。


系统性能


系统性能可以通过后处理和实时技术进一步增强，比如积分非线性(INL)校正和使用高频振动(Dither)改善SFDR。


INL曲线形状对ADC的谐波性能有很大的影响。通过表征这个INL并使用接口FPGA中的查找表(LUT)可以最大限度地减小INL，从而提升SFDR性能。查找表校正是一种简单的减去或增加测量编码得到的INL值。使用这种技术对FPGA的规模影响很小，对吞吐量没有影响。在许多情况下，增加用于INL校正的查找表可以提高SFDR性能10dB。


向输入数据中增加带外噪声源也能改善SFDR性能。这可以是简单的一个经过低通滤波后的噪声发生器，通过使用多端口变压器将它增加到输入信号中。效果是在ADC输入范围内移动输入信号，有利于减少INL效应，并提高SFDR(见图4)。

图4上半部分的频谱显示了没有附加抖动的谐波，下半部分图显示了带高频振动的谐波，可以看出杂散谐波有明显减小。