PCB布线规则和去耦电容走线实例

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PCB布线通用规则：

在设计印制线路板时，应注意以下几点：

(1) 从减小辐射骚扰的角度出发，应尽量选用多层板，内层分别作电源层、地线层，用以降低供电线路阻抗，抑制公共阻抗噪声，对信号线形成均匀的接地面，加大信号线和接地面间的分布电容，抑制其向空间
辐射的能力。
(2)  电源线、地线、印制板走线对高频信号应保持低阻抗。在频率很高的情况下，电源线、地线、或印制板走线都会成为接收与发射骚扰的小天线。降低这种骚扰的方法 除了加滤波电容外，更值得重视的是减小电源线、地线及其他印制板走线本身的高频阻抗。因此，各种印制板走线要短而粗，线条要均匀。
(3) 电源线、地线及印制导线在印制板上的排列要恰当，尽量做到短而直，以减小信号线与回线之间所形成的环路面积。
(4) 时钟发生器尽量靠近到用该时钟的器件。
(5) 石英晶体振荡器外壳要接地。
(6) 用地线将时钟区圈起来，时钟线尽量短。
(7) 印制板尽量使用45°折线而不用90°折线布线以减小高频信号对外的发射与耦合。
(8) 单面板和双面板用单点接电源和单点接地；电源线、地线尽量粗。
(9) I/O驱动电路尽量靠近印刷板边的接插件，让其尽快离开印刷板。
(10) 关键的线要尽量粗，并在两边加上保护地。高速线要短而直。
(11) 元件引脚尽量短，去耦电容引脚尽量短，去耦电容最好使用无引线的贴片电容。
(12) 对A/D类器件，数字部分与模拟部分地线宁可统一也不要交叉。
(13) 时钟、总线、片选信号要远离I/O线和接插件。
(14) 模拟电压输入线、参考电压端要尽量远离数字电路信号线，特别是时钟。
(15) 时钟线垂直于I/O线比平行I/O线干扰小，时钟元件引脚需远离I/O电缆。
(16) 石英晶体下面以及对噪声敏感的器件下面不要走线。
(17) 弱信号电路，低频电路周围不要形成电流环路。
(18) 任何信号都不要形成环路，如不可避免，让环路区尽量小。

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去耦电容走线实例分析

减少高速电路或芯片噪声干扰的一个重点就是旁路电容，电容的走线设计关系到其实际的去耦效果，实例如下：

                                 
（1）VCC和GND通向电源，噪声电流未经过去耦电容，去耦电容不起作用。

                                
（2）GND将噪声导入系统GND中，噪声电流部分通过去耦电容，去耦电容效果微弱。

                                 
（3）GND将噪声导入系统GND中，噪声电流部分通过去耦电容，去耦电容效果微弱

                                       
（4）VCC和GND通向电源，噪声未经过去耦电容，去耦电容不起效果

                                      
（5）GND未短接入去耦电容，在GND与去耦电容之间存在高频阻抗，去耦电容效果较差。

                                    
（6）去耦电容被正确连接到CPU和电源，高频干频电流将经由去耦电容，去耦效果最好。