请教一个同步逻辑的基础问题

sky1123 · 发表于 2013-7-8 18:27:14

如果两个Reg之间的clock delay远比data 延迟大，
导致如图所示的，同一个沿为采样延，假设数据不和别的端口有逻辑联系，且遵守先打开clock后打开数据，先关闭数据在关闭clock的开流顺序
这样的时序会有问题吗？

playboy2 · 发表于 2013-7-9 09:51:31

你data不能加delay吗？如果不能，两个clock重新balance.

gaoyunxiang · 发表于 2013-7-9 10:08:52

sta工具说这个没有问题吗？

sky1123 · 发表于 2013-7-9 10:49:13

是片外的，SIP封在一起，时序暂时没法改了
我想和大家讨论讨论这样时序究竟对不对，因为，如果不考虑第一个和最后一个clock沿，不考虑这个数据和别的数据有关系的话，好像也没有什么逻辑错误
不知道是否我少考虑了什么

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