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[讨论] 帮忙解释上拉电阻和下拉电阻的理解

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发表于 2012-7-5 16:41:39 | 显示全部楼层 |阅读模式
网上都说上拉电阻式拉高电压,下拉电阻是拉低电压,具体是怎么实现的,为什么是拉高或者拉低呢?帮忙解释一下?谢谢啊。请问这个可以用电路方面的知识去分析吗?
发表于 2012-7-6 14:18:52 | 显示全部楼层
看不懂啊 看不懂
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发表于 2012-7-6 09:27:05 | 显示全部楼层
IO口的内部推挽输出和开漏输出
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发表于 2012-7-5 22:28:35 | 显示全部楼层
内部的FET管实现
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发表于 2012-7-5 22:23:38 | 显示全部楼层
我理解是上拉电阻是增加驱动能力,下拉电阻是防止大电流灌入。

正确吗?
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发表于 2012-7-17 20:11:53 | 显示全部楼层
上下拉电阻还有阻抗匹配的作用
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发表于 2012-7-13 14:38:08 | 显示全部楼层
楼上正解。。[em14]
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发表于 2012-7-11 19:08:13 | 显示全部楼层
上拉电阻:
1、当TTL电路驱动COMS电路时,如果TTL电路输出的高电平低于COMS电路的最低高电平(一般为3.5V),这时就需要在TTL的输出端接上拉电阻,以提高输出高电平的值。
2、OC门电路必须加上拉电阻,以提高输出的搞电平值。
3、为加大输出引脚的驱动能力,有的单片机管脚上也常使用上拉电阻。
4、在COMS芯片上,为了防止静电造成损坏,不用的管脚不能悬空,一般接上拉电阻产生降低输入阻抗,提供泄荷通路。
5、芯片的管脚加上拉电阻来提高输出电平,从而提高芯片输入信号的噪声容限增强抗干扰能力。
6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。
7、长线传输中电阻不匹配容易引起反射波干扰,加上下拉电阻是电阻匹配,有效的抑制反射波干扰。

上拉电阻阻值的选择原则包括:
1、从节约功耗及芯片的灌电流能力考虑应当足够大;电阻大,电流小。
2、从确保足够的驱动电流考虑应当足够小;电阻小,电流大。
3、对于高速电路,过大的上拉电阻可能边沿变平缓。综合考虑
以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理
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发表于 2012-7-10 09:17:15 | 显示全部楼层
像有些集电极开路或者是open drain的电路,就必须要接上拉电阻。一般这些都是线与逻辑,加上拉也可以增强驱动能力。
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发表于 2012-8-5 13:54:28 | 显示全部楼层
学习了
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发表于 2012-8-4 17:18:17 | 显示全部楼层
电平匹配;
驱动能力;
抗干扰;
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发表于 2012-7-23 23:53:43 | 显示全部楼层
每天学习一点点
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发表于 2012-8-8 17:29:18 | 显示全部楼层
学习了,不错
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发表于 2012-8-17 19:38:03 | 显示全部楼层
学习中。。。
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发表于 2012-8-17 10:42:35 | 显示全部楼层
学习了
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发表于 2012-9-17 13:17:54 | 显示全部楼层
学习了,谢谢!

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本文来自:我爱研发网(52RD.com) - R&D大本营
详细出处:http://www.52rd.com/bbs/Detail_RD.BBS_240010_6_1_1.html
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发表于 2012-9-17 11:58:52 | 显示全部楼层
学习了,谢谢!
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发表于 2012-9-14 12:10:05 | 显示全部楼层
学习学习
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发表于 2012-9-27 11:11:11 | 显示全部楼层
学习了  [em02]
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发表于 2012-10-23 16:38:59 | 显示全部楼层
学习了,不错
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