锁相环常见问题解答V2

ybmail

【文件名】:12429@52RD_锁相环常见问题解答V2.0.pdf
【格　式】:pdf
【大　小】:684K
【简　介】:
【目　录】:
1 锁相环概述.....................................3
2 PLL 主要技术指标............
. 2.1 相位噪声.....................6
2.2 参考杂散............................8
2.3 锁定时间...................10
3 应用中常见问题....................11
3.1 PLL 芯片接口相关问题.........11
3.1.1 参考晶振有哪些要求？我该如何选择参考源？.........11
3.1.2 请详细解释一下控制时序，电平及要求。.....12
3.1.3 请简要介绍一下环路滤波器参数的设置................13
3.1.4 环路滤波器采用有源滤波器还是无源滤波器？..................14
3.1.5 PLL 对于VCO 有什么要求？以及如何设计VCO 输出功率分配器？ ...........15
3.1.6 如何设置电荷泵的极性？.......16
3.1.7 锁定指示电路如何设计？..........17
3.1.8 PLL 对射频输入信号有什么要求？ .....19
3.1.9 PLL 芯片对电源的要求有哪些？ ....20
3.1.10 内部集成了VCO 的ADF4360-x，其VCO 中心频率如何设定？.............21
3.2 PLL 芯片性能相关问题......23
3.2.1 锁相环输出的谐波.......23
3.2.2 锁相环系统的相位噪声来源有哪些？减小相位噪声的措施有哪些？ ..........23
3.2.3 为何我测出的相位噪声性能低于ADISimPLL 仿真预期值?..............26
3.2.4 锁相环系统的杂散来源有哪些？减小杂散的措施有哪些？ ...............27
3.2.5 锁相环锁定时间取决于哪些因素？如何加速锁定？.............28
3.2.6 为何我的锁相环在做高低温试验的时候，出现频率失锁？ .............29
3.2.7 非跳频（单频）应用中，最高的鉴相频率有什么限制？................30
3.2.8 频繁地开关锁相环芯片的电源会对锁相环有何影响？.........................30
3.3 PLL 的调试步骤........................31
3.4 为您的设计选择合适的PLL 芯片...............32
3.4.1 评价PLL 频率合成器噪声性能的依据是什么？.................32
3.4.2 小数分频的锁相环杂散的分布规律是什么？.............................33
3.4.3 到底用小数分频好还是整数分频好？ ..............34
3.4.4 ADI 提供的锁相环仿真工具ADISimPLL 支持哪些芯片，有什么优点？..............
3.5 PLL 的几个特殊应用...........
3.5.1 分频 – 获得高精度时钟参考源.
3.5.2 PLL，VCO 闭环调制，短程无线发射芯片....................
3.5.3 PLL，VCO 开环调制....
3.5.4 解调
3.5.5 时钟净化----时钟抖动（jitter）更小
3.5.6 时钟恢复（Clock Recovery）
4 参考资料

xiongbindi

太贵了吧

bruceg

这个网上有免费的啊[em01]

fekens

资料非常不错，谢谢，呵呵

li_wm

学习了，谢谢！

wlyk576

好貴喔 買不起[em03]

DDRichard67

有木有免费的？

didixiaozhu

很实用谢谢分享学习了[em01]

fj85096685

好东西[em01]

lizhiqu

希望是好东西。谢谢了

lgq-2003

感谢楼主的无私，谢谢。

HughLi

没有钱

myhappy_18

其他网站有免费的

258349455

好东西啊，值得看看，虽然是人家官网的资料剪辑的，不过还是谢谢楼主。

eminem

学习学习，下载看看

xunshui2007

其实不是很贵的了 关键要看好不好了

chbj007

怎么下不了啊

277303174

留个记号，没钱买，挣了钱再回来。

277303174

感谢！留个记号，没钱买，挣了钱再回来。

eminem

好的，下来看看吧。