一种面向系统芯片的FPGA协同验证方法

lizabethlony

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【简　介】:摘　要: 　利用多片FPGA 对SOC 系统进行功能验证时, 原始的系统分割策略常常导致欠优化的结果, 有时甚至会付出重新设计的高昂代价。文章在静态时序分析的基础上, 提出了一种利用关键路径时延信息提高FPGA 分割效率的方法。分割结果表明, 该方法能显著改善功能验证效率, 明显提高逻辑控制块和IˆO 的利用率。文中同时讨论了该协同验证策略在处理信号完整性与RTL 设计脱节时所具有的优势。
关键词: 　FPGA 验证; SOC; 分割; 静态时序分析; 路径时延
【目　录】:
1　引　言
2　传统的FPGA 验证流程
3　基于关键路径时延约束的FPGA验证流程
4　系统分割验证结果
5　结　论