如何保证RTL设计与综合后网表的一致性

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【简　介】:文章简介：在超大规模数字集成电路的设计中，我们使用逻辑综合工具来完成从RTL 设计到门级网表的转化。我们希望它综合出的门级网表与我们的RTL 设计在逻辑和时序上完全一致。但是某些书写风格和设计思路却会造成两者不一致的情况，降低我们的工作效率。本文列举了三种RTL 设计与综合后网表不一致的情况，并给出了解决方法．我们以Design Compiler 为例，来说明设计RTL 时应该注意的问题。在仿真和调试时，我们使用了NC-Verilog和Debussy。

【目　录】:
1.不完整的敏感量列表
2.时序延迟(timing delay)
3.多周期路径(multi-cycle path)引起的问题
4.总结