高速时序信号完整性及时钟端接问题研究

huayi820116 · 发表于 2012-2-25 19:57:01

高速时序信号完整性及时钟端接问题研究
【文件名】:12225@52RD_高速时序信号完整性及时钟端接问题研究.pdf
【格　式】:pdf
【大　小】:536K
【简　介】:时钟发生器在当今的设计中起着举足轻重的作用。
PC 主板的设计中,随着电子体积减小,电路布线密度变
大,同时SATA、PCIe 、DDR2 信号频率还在提高,高速信号
完整性成为关键。工程师想获得纯净、稳定的基础时钟的
要求就更为强烈。另外,当频率超过50 MHz 时,互连关系
必须以传输线考虑,也必须考虑印刷电路板板材的电参
数[ 1 ] 。因此,高速系统的设计必须面对互连延迟引起的时
序问题以及串扰、传输线效应等信号完整性问题
【目　录】:高速时序信号完整性及时钟端接问题研究。

jack_wang55 · 发表于 2012-8-16 19:46:27

謝謝分享[em01]

wanghu539 · 发表于 2012-9-9 09:05:47

谢谢分享

lins74 · 发表于 2013-5-3 12:15:30

好吧，下载

siaskobe · 发表于 2013-6-5 09:40:58

非常不错的文章[em14]

tbtwww · 发表于 2014-7-25 11:26:01

一篇很好的paper

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