请大侠帮忙看看怎么滤除这个glith

Tony12530 · 发表于 2011-11-2 10:21:59

<img src="attachments/dvbbs/2011-11/201111210122819714.jpg" border="0" onclick="zoom(this)" onload="if(this.width>document.body.clientWidth*0.5) {this.resized=true;this.width=document.body.clientWidth*0.5;this.style.cursor='pointer';} else {this.onclick=null}" alt="" />

　　这个Glith伴随3.3V产生,持续330us,电压约为2.8V，之前想用N-channelmosfet,但是SOT-23的基本上Vgs(th)都在2V左右，仍然不能滤除，现在我的PCB已经打好，不想改版，只预留了几个位置，如下图。

　　不知有没有什么好的方案？？？？请高手赐教。

　　PS:量测的波形是线路中A点和+3.3V的波形。

　　<img src="attachments/dvbbs/2011-11/201111210214160300.jpg" border="0" onclick="zoom(this)" onload="if(this.width>document.body.clientWidth*0.5) {this.resized=true;this.width=document.body.clientWidth*0.5;this.style.cursor='pointer';} else {this.onclick=null}" alt="" />

rejoy123 · 发表于 2011-11-9 17:00:54

楼主所说的固有的是什么意思？请说一下，目前做了哪些测试？产生的原因确定是什么了吗？

Tony12530 · 发表于 2011-11-9 16:25:31

这个glitch是固有的，我现在想用上面线路去滤除，但是起不到作用，所以请高手看看帮忙搭一个可以滤除这个大约300us，大约2.8V的glitch.

rejoy123 · 发表于 2011-11-9 16:22:59

以下是引用ronaldo1182在2011-11-9 13:30:18的发言：
是不是因为MOS管栅极的自举效应？复位时A为低，但下拉很弱，5V电源上电过程中，Q19截止，Q22的栅极电容被充电，Q22栅极电位升高即Q19漏极，因而Q19栅极电压也会浮动升高，当浮动电压超过Q19的阈值，Q19微导通，将漏极电荷放掉一些，然后栅极电压下降？

也有可能，楼主可以把后级断开看下。

ronaldo1182 · 发表于 2011-11-9 13:30:18

是不是因为MOS管栅极的自举效应？复位时A为低，但下拉很弱，5V电源上电过程中，Q19截止，Q22的栅极电容被充电，Q22栅极电位升高即Q19漏极，因而Q19栅极电压也会浮动升高，当浮动电压超过Q19的阈值，Q19微导通，将漏极电荷放掉一些，然后栅极电压下降？[br]+1 RD币

rejoy123 · 发表于 2011-11-9 10:25:11

以下是引用wuxianglin在2011-11-4 12:09:46的发言：
你的MCU在复位状态下应该为高，因此在你单片机对IO未作初始化前会导致Q19截止，Q22导通，因此会出现glich波形
你可以去掉Q19啊，只用Q22控制就可以了，只是开关需要反向而已

他用的是NMOS，输入为高时，Q19不会截止，反而会导通的。

我感觉这个是由于你用的IO口，在复位时，状态为高，复位后，状态为低。所以产生的。要么将IO口状态配置改一下，或者用一个复位时为低的IO试试看。[br]+1 RD币

wuxianglin · 发表于 2011-11-4 12:09:46

你的MCU在复位状态下应该为高，因此在你单片机对IO未作初始化前会导致Q19截止，Q22导通，因此会出现glich波形
你可以去掉Q19啊，只用Q22控制就可以了，只是开关需要反向而已

Tony12530 · 发表于 2011-11-3 17:10:04

Q19 PIN1 可以量测到，是CPU本生产生的，现在想把它用一个外围线路滤除~

song770110 · 发表于 2011-11-3 13:00:46

楼主的这个干扰是在电路的哪个地方产生的？？

derek_deng · 发表于 2011-11-29 15:36:19

用比较器吧

fention · 发表于 2011-11-29 15:14:00

最好的方法是用and -gate

fpga22892 · 发表于 2011-12-12 20:23:21

在你的MCU的PIN脚加个10K下拉电阻试试，

michael_tree · 发表于 2011-12-9 21:04:37

同意，LVDS_ENABKL 引脚的选取是需要挑选的。
硬件设计人员要根据参考设计或自己的设计思路结合SPEC（控制Pin，甚至要看Reg的默认配置和输出值）

不过从波形上看该信号应该是在其它地方被上拉了，改改上拉电源域试试；实在不行只能换控制Pin或加RC延迟，软件应该还没有机会跑起来。

lxd07992 · 发表于 2011-12-9 13:45:03

如果你板子已经做好了，最好的办法就是软件里做一个延迟处理就可以了。如果你觉得这也困难，看看你板子上有没有CPLD的空闲管脚，打一个拍就搞定了。其他方案改动就大了，也不现实。
顺便多说下，看问题要提升高度，别只盯在硬件上，以至于都忘记了你最终的目的是什么。

xihuren · 发表于 2011-12-9 11:28:14

我觉得还是要从源头想办法确认glith产生的原因，通过软件配置来消除。

kongcheng1400 · 发表于 2011-12-27 22:48:50

CPU应该有控制脚可以控制第一次上电高还是低吧。

victorygao · 发表于 2011-12-20 09:36:19

这种问题已经不新鲜了，如楼上所说，肯定是用了RESET默认状态为高的GPIO口，所以在唤醒时总会屏闪一下。用个下拉电阻试试吧，如果不行就准备改版了。
如果预留电路比较充分，可以考虑下使用RC将电压峰值降低到不能驱动起MOS管的程度，也是可以规避的，

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