静态时序分析在高速FPGA设计中的应用

Kevinmey

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【简　介】:【摘　要】　介绍了采用STA (静态时序分析)对FPGA (现场可编程门阵列)设计进行时序验证的基本原理,并介绍了几种与STA相关联的时序约束。针对时序不满足的情况,提出了几种常用的促进时序收敛的方法。结合设计实例,阐明了STA在高速、大规模FPGA开发中的应用。实践表明,随着数字设计复杂度的增加,在后端的时序验证环节,与传统的动态门级时序仿真相比,采用STA方法的优势在于可以全面、高效地完成验证任务。
关键词:静态时序分析( STA) , 验证, FPGA, 时序约束, 时序收敛
【目　录】:
1　FPGA设计中的验证手段
2　STA的时序路径
3　STA的主要内容
4　时序不收敛的几种改进方法
5　设计实例
6　结束语