严重畸形PVT

LOVE_FPGA · 发表于 2011-7-23 17:08:55

大牛们，看看这是什么原因造成的，改PT2没有什么影响。问题有两个
1，这是低功率下的，刚开始那个很高的台阶时什么，而且后面还降下去一个沟。
2，在rise的过程中还有个脉冲是怎么改。[em13][em13]

shilicao · 发表于 2011-7-28 18:33:33

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忘了把图加上,激动了!

shilicao · 发表于 2011-7-28 18:32:20

如图画红圈处,一般有没有中间加一根或多根线到主地呢?
排孔?是不是就是在ant与rx pin 下多打孔呢?
电源引起的pvt超标还未遇到,但是rx确实是引起问题很多,也有不是rx引起,这问题已经纠缠时间很长了,没有完全搞定它,不解?

LOVE_FPGA · 发表于 2011-7-28 12:23:36

电源的低频噪声可能导致时域上的功率变化。
ANT和RX之间一般都是打排孔到主地，对隔离度有稍微好的影响吧。

不对之处请指出。[em01]

shilicao · 发表于 2011-7-28 11:11:39

以下是引用judas_sht在2011-7-25 13:21:22的发言：
.
这个试试。
另，图上的底噪好高，查查供电。

不解,为什么说是电源引起的呢,一般就是pa隔离度不好啊.
顺便问下高手,一般你们rfmd pa 前端ant pin线与旁边rx pin<二个pin脚间离的近是吧>二个pin脚间是怎么做和处理呢?做了下实验,二个pin之间加了根地线好像没有什么作用?望解答!

LOVE_FPGA · 发表于 2011-7-27 17:08:07

改成了PR2.增加了隔离度。把前面的大台阶去掉了，后面的那个脉冲可以改qb去掉。

ning0703 · 发表于 2011-7-26 20:54:11

楼主PT1改成多少了？

LOVE_FPGA · 发表于 2011-7-26 14:07:59

问题搞定，软件需要重新new才起作用。改的PT1[em01]

gook2009 · 发表于 2011-7-25 22:44:16

以下是引用LOVE_FPGA在2011-7-25 9:23:15的发言：
回gook，是RFMD的3232。他的时序我也改了一下，但是没有任何反应。不知道什么意思[em03]

RFMD PA的共性，上升沿前端底噪过高，主要是在小功率等级时，试过改时序没有什么作用，可以试下将pt1改为接收的那个，记得以前好像有人试过。

judas_sht · 发表于 2011-7-25 13:21:22

以下是引用kangdong在2011-7-25 10:50:46的发言：
如果PT2是发射的话,把PT1改为接收状态,如果是PT2B发射的话,把PT1和PT2都改为接收状态.

这个试试。
另，图上的底噪好高，查查供电。

xiaogz2050 · 发表于 2011-7-25 11:51:26

看图，应该是时序问题，PA-EN开得过早了。

alading · 发表于 2011-7-25 11:01:51

这个应该也能过吧.

kangdong · 发表于 2011-7-25 10:50:46

如果PT2是发射的话,把PT1改为接收状态,如果是PT2B发射的话,把PT1和PT2都改为接收状态.

LOVE_FPGA · 发表于 2011-7-25 09:23:15

回gook，是RFMD的3232。他的时序我也改了一下，但是没有任何反应。不知道什么意思[em03]

LOVE_FPGA · 发表于 2011-7-25 09:22:23

回5楼，拉ramp是等PA开启之后才有效吧。开启前的是由TS控制的吧。[em01]

gook2009 · 发表于 2011-7-24 00:56:36

估计是RFMD的PA，有勾还是时序不是很一致，至于怎么改等高手

rsdczw · 发表于 2011-7-24 00:17:44

基本ok，拉下ramp，，有勾是好事哇[em05][em05]

LOVE_FPGA · 发表于 2011-7-23 17:47:20

没有效果，大家继续提意见[em01]

rejoy123 · 发表于 2011-7-23 17:12:17

调ramp电压，拉PVT曲线

LOVE_FPGA · 发表于 2011-7-23 17:10:10

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