联想笔记本 LAYOUT设计规范

steveshi · 发表于 2012-9-8 12:58:07

发帖现在没有RD币赚了！？？？

jackyao888 · 发表于 2012-9-5 15:55:09

好东西要下来看看！

billtest36 · 发表于 2012-9-22 20:52:10

恩還可以啦感謝分享[em01]

sharc2003 · 发表于 2012-9-21 20:08:56

thanks,very good!!!

twgx5858 · 发表于 2012-10-6 14:06:12

不错．．．．．．．．．．．

a215900164 · 发表于 2012-10-3 23:17:26

以下是引用jack_wang55在2012-8-14 19:22:16的发言：
謝謝分享[em01]

hjc036 · 发表于 2012-9-29 15:09:50

Lenovo 想啊！

acmhero · 发表于 2013-1-15 17:34:54

忘了点上传了绝对是个BUG

本文来自：我爱研发网(52RD.com) - R&D大本营
详细出处：http://www.52rd.com/bbs/Detail_RD.BBS_209608_72_1_1.html

andrew2144 · 发表于 2013-2-25 09:19:56

支持免费[em02][em01]

kingwand83 · 发表于 2013-3-26 16:39:07

攒钱中！

zhafangjiang · 发表于 2013-4-18 16:43:09

不错，值得学习一下

andrew10 · 发表于 2013-5-23 09:23:45

学习下，感觉还不错的东西，谢谢楼主[em02]

zzjhust · 发表于 2013-5-19 20:57:31

有兴趣的可以看看

lilinyf · 发表于 2013-5-19 16:49:00

没钱了,苦啊

本文来自：我爱研发网(52RD.com) - R&D大本营
详细出处：http://www.52rd.com/bbs/Detail_RD.BBS_209608_72_1_1.html

yz_cyclone · 发表于 2013-6-11 19:51:42

貌似不错！

leeyuanhan · 发表于 2013-6-8 21:42:34

1 Clock 走线
CK－408：ICS950810BG
时钟差分信号线在走线中，两个差分平行线中间不允许有过孔。时钟芯片内部因有PLL电路，所有高速信号线不应走在其IC的附近，即使有地隔离，也应小心避免；高速信号线，尽量避免与时钟信号线平行走线，不管是在同一层还是相邻层。

jiangsha117 · 发表于 2013-6-4 10:05:44

谢谢，我看看

a122358096 · 发表于 2013-11-13 17:06:47

thank you for your share

a122358096 · 发表于 2013-11-13 17:07:39

john019 发表于 2011-7-9 21:13
附录：PCB Stackup information 2
1 Clock 走线 3
1.1 Host Clock：100ohm+-15% Differential Impedance ...

thank you for your share

yz830802 · 发表于 2013-11-28 09:27:17

学习一下，谢谢

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