FPGACPLD数字电路设计经验分享

melody · 发表于 2006-4-7 15:32:00

【文件名】:0647@52RD_FPGACPLD数字电路设计经验分享.rar
【格　式】:rar
【大　小】:1416K
【简　介】:
摘要：在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。
关键词：FPGA 数字电路时序时延路径建立时间保持时间
【目　录】:
1 数字电路设计中的几个基本概念；2 FPGA/CPLD中的一些设计方法；

LZY620810 · 发表于 2006-4-10 14:57:00

[em05][em03]

Bathenn · 发表于 2006-5-4 22:39:00

<P>非常感谢分享。</P>

ppi1108 · 发表于 2006-5-29 22:52:00

投诉　拿别人的东西来骗钱　太无耻了　

icanfly · 发表于 2006-6-2 23:08:00

没钱就看不了？

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[FPGA资料] FPGACPLD数字电路设计经验分享

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