PLL与DLL介绍

huanglicai

PLL是英文Phase Lock Loop的缩写，中文名称为“锁相环”。 说到频率信号的产生我们知道有很多种方法，其中在固定形状和大小的石英晶体上加电压就可以产生一个非常稳定的频率信号，因此常常用于高精度仪器上作为基准频率使用，早期电脑主板上的外频通常是由石英晶体直接产生的，通过倍频或分频电路来获得不同频率的信号让主板各个电路协调工作，因此在Pentium时代之前的前辈们在给CPU超频时往往需要采用更换晶体的方式，费力而麻烦。

     为了能够在很宽的范围内随意产生任何高精度的频率信号，PLL电路诞生了。PLL电路的工作原理比较简单，它由鉴相器、充电泵、环路滤波器和一个振荡器（VCO）构成。PLL电路刚接通电源时，VCO内部由变容二极管组成的RCL电路开始振荡而产生一个并不规范的频率，该频率经过分频电路降频后被送到鉴相器与石英晶体产生的基准频率进行相位的对比，发现VCO产生的频率偏离电路设定时就根据偏差的方向由充电泵产生一个矫正电压，该电压经过环路滤波器后送入VCO内的可变二极管上，随着可变二极管上工作电压的变化，其内部电容容量也会发生变化，VCO的振荡频率开始改变并趋近电路设定的频率，一旦两者频率信号的相位同步，鉴相器检测出来的相位误差就接近0，VCO内变容二极管两端的电压就固定不变，PLL电路就开始输出设定的频率信号并开始正常工作了。

      由于PLL电路输出的时钟信号的频率可以在很大范围内变化，而且调整速度快，信号稳定，我们只要改变基准频率的大小或加入不同的修正电压就能随意的改变VCO输出的频率大小，也正是因为PLL电路灵活方便的特性，现在很多需要产生高质量频率信号的电路中都能见到PLL的身影。

      ADC器件datasheet中的抖动是指的ADC内部本身的孔径抖动(Aperture jitter),并非指构成实际采样系统后的总jitter。
DLL和PLL是两个完全不同的东西，用在不同的地方。
DLL-Delay locked loop用在数字电路中，用来自动调节一路信号的延时，使两路信号的相位一致（边沿对齐）， 在需要某些数字信号（比如data bus上的信号）与系统时钟同步的情况下， DLL将两路clock的边沿对齐（实际上是使被调节的clock滞后系统clock 整数个周期），用被调节的clock做控制信号，就可以产生与系统时钟严格同步的信号（比如输出数据data跟输入clock同步，边沿的延时不受到电压、温度、频率影响）。
    PLL--Phase locked loop除了用作相位跟踪（输出跟输入同频同相，这种情况下跟DLL有点相似）外，可以用来做频率综合（frequency synthesizer）,输出频率稳定度跟高精度低漂移参考信号（比如温补晶振）几乎相当的高频信号，这时，它是一个频率源。利用PLL，可以方便地产生不同频率的高质量信号，PLL输出的信号抖动（频域上表现为相噪）跟它的环路带宽，鉴相频率大小有关。总的说来，PLL的环路带宽越小，鉴相频率越高，它的相位噪声越小（时域上抖动也越小）。
由于在实际ADC系统中，采样系统总的动态特性主要取决于采样时钟的抖动特性，如果对频率要求不是太高，VCXO是比较好的选择。
如果确实需要可变频率低抖动时钟，则基于PLL的时钟发生器是最好选择。

song770110

谢谢分享

sboy008

Good analysis

yangjie117

谢谢分享，解决了我的疑问

zhaozhaomumu

不错，啊，，，，

iohdeoh

射门东西

lixin1986

pll的作用不小啊

yaoyaomeng23

挺好，thank you！

zn1203754

【转】[ZT]PLL结构与工作原理(研究jitter的产生原因)
要想正确地评价一个PLL的性能，首先必须了解其结构和工作原理。PLL的主要结构十分简单。它由一个鉴相器、一个充电泵、一个环路滤波器和一个压控振荡器(VCO)构成。PLL电路在启动时处于“失锁”状态，这时，VCO分频后的输出频率与参考信号的频率无关。

在PLL 环路处于失锁状态时，参考时钟的上升沿与VCO输出时钟的上升沿之间存在一个相位差，这个相位差经过积分之后，反馈回来控制VCO的输出频率，使之向参考时钟的频率靠近，直到锁定。一旦PLL进入“锁定”状态，鉴相器检测出来的相位误差就接近0，因为此时VCO的频率和相位都与参考时钟的频率和相位对齐。鉴相器只对分频后的VCO输出信号与参考时钟进行比较，因而PLL的实际输出频率比参考频率高N倍。因此，PLL还可以实现倍频功能。

另外，在ASIC设计中，如果反馈路径上也存在时钟分布的话，PLL会将这个分布时钟信号也与参考信号对齐，这样就能够有效减小由时钟分布引起的延迟。

PLL 的组成模块中可以包含不同数量的模拟电路和数字电路，甚至可以是全数字电路。但不论一个PLL是由模拟电路或是数字电路组成，它所实现的功能都是模拟的，即产生一个与参考时钟频率相同的时钟信号并使其相位与参考时钟对齐。但就象其他的模拟模块一样，PLL中的模块也很容易受噪声等模拟因素的影响。而且如今的ASIC又常常工作于一个十分苛刻的混合信号环境中，噪声在这种环境下几乎无法避免。因此，如果一个PLL不能很好地对噪声作出反应，那么它的输出时钟相位就可能与其理想值不符，产生一个时变的偏移。

这种输出时钟相位发生的时变的偏移通常被称做抖动。抖动会破坏建立时间，从而严重影响内部定时通道的工作。而且抖动还会影响片外接口，破坏其建立和保持时间，从而导致数据传输发生错误。

PLL的许多性能因素都会影响其设计(例如环路不稳定、可跟踪的频率范围不够、锁定问题以及静态相差等)，其中最重要的和最难妥善处理的一项就是输出抖动。

在ASIC 设计中，片内和片外的噪声源会产生电源噪声和基板噪声，这两种噪声与数据无关，而且二者都可能含有很宽范围的频率成分，包括低频成分。一般情况下，基板噪声中所含的低频成分没有电源噪声那么多，因为基板和电源电压之间不会产生很大的直流压降。但在最坏的条件下，PLL中的电源噪声和基板噪声电平分别可以达到电源额定电压的10%和5%。

基板噪声的确切值取决于芯片加工中所使用的基板的特性。为了降低死锁的风险，许多芯片在加工过程中都采用了将轻掺杂晶体用于与之同类的重掺杂基板上的工艺。但这种基板会在片上远距离传送基板噪声，因而就很难通过保护环和附加的基板抽头来消除噪声。

电源噪声和基板噪声都会引起VCO的输出信号发生频率变化，并使其相位也发生变化。这种相位变化会一个周期接一个周期地累积，直到噪声脉冲变弱或PLL将这种噪声引起的频率误差纠正过来。PLL纠正这种频率误差的速度受环路带宽限制。由于PLL中参考信号和输出信号之间的相位误差也会一个周期接一个周期地累积，所以低频的方波噪声信号会引起最严重的输出抖动。若PLL为欠阻尼，那么频率处于环路带宽附近的噪声所带来的抖动就会更严重。另外，如果输入参考信号发生抖动，而这个抖动的频率也位于环路带宽附近，那么 PLL会将这个抖动放大。当该PLL为欠阻尼时，这种情况尤为明显。

zlizcy123

学习了，感谢分享！

jintanglei

谢谢免费的中国工程师

w6py5

顶一下，呵呵

pengbangshong

项一下，[em14][em14]

gm3_solo

学习到了，谢谢

pengbangshong

这个原先真不知道,现在知道了

nizhenxin

谢谢分享！！

dazhi

介绍的很简单易懂

wise683

学习了，顶