EMC测试问题请教高手

juer · 发表于 2010-5-17 11:31:10

我刚接触EMC整改方面，我们的一块板子在测试辐射干扰项中，，在30M——1G频段测试结果显示在54M，27M CLOCK的多个高次倍频处超标，比如323.9M ,432M,594M,783M,810M,702M,864M等频率处不通过，请问，需要怎么处理呢？加电容滤波吗？加多大的电容，贴片的还是瓷介插装电容呢

12506 · 发表于 2010-5-17 16:50:33

大哥，你问的有点无厘头啊，具体什么产品呢？是光板还是真机呢？[em04]

arlene · 发表于 2010-5-17 17:45:07

可以确认下晶振部分的地是否有问题，是否有分开，因为我们的产品有遇到类似的问题，把地分开就可以改善！！！

yawuque · 发表于 2010-5-17 17:46:04

加bypass滤波电容，需要平衡EMI辐射和信号品质，因为bypass电容会延缓信号的上升时间，需要去测试信号品质来取得平衡，根据经验，对于27MHz有用信号的bypass电容一般是10pF，具体的值还需要测试信号品质；电容选择贴片，瓷介在如此高频下等效电感比较大；
加bypass，因为电容容值低，效果会有限，还请考虑其信号完整性，从此入手，确保回返电流与信号形成最小面积，如果跨切割或换参考面等，请加0.1uF stitching缝补电容或decouping电容；
请考虑下这些频率是通过什么耦合辐射出来，是否因为机构的一些设计，形状，材料；
还有一个小的贴士请参考：在check layout时，可以刻意去避免，这些CLK在与I/O区域最近的power上换层，效果不错哦
如果是刚接手EMC整改的话，有本书会让你迅速上手《PCB DESIGN FOR REAL-WORLD EMI CONTROL》，因为第一次上这个论坛，不知道有没有朋友上传过这本书；
希望能给你带来一些帮助，也希望更多的朋友提供其他的solution给你，谢谢

juer · 发表于 2010-5-20 13:59:26

以上的经验很值得借鉴，之前没有考虑太多，在晶振输出端加磁珠和旁路电容，我们加的是22P一下的，还有CPLD部分的时钟，VSYNC及HSYNC信号,还有FIFO芯片的几个关键信号，改板还要继续，谢谢各位！

ccwwjj118 · 发表于 2010-5-24 20:07:15

降低IC的电源（保证够用情况下）也可改善。。。

milkline · 发表于 2010-5-25 09:03:04

你在晶振输出端加磁珠和旁路电容考没考虑过这样对时钟信号的影响？你是EMC工程师就不能不考虑信号完整性和产品性能的问题，EMC要懂得很多的。

robin1008 · 发表于 2010-7-9 11:38:28

看样子是27M的时钟信号的问题~
1.你可以选择机构上的对策：在相应的27M使用模块上加强GND屏蔽或者加吸波材；
2.也可以在时钟或者信号网络上加电容电阻去匹配或者磁珠，但是这种方法会影响信号完整性，所以在使用前用示波器去测量信号，适度的调整匹配，尽量不影响信号完整性，匹配后测试也会有所改善；
3.通过软体减小驱动电流，或者适当的频率抖动（这些对策都需要验证是否影响信号正常规格）
产品的设计本来就要考虑很多方面，可作业性、可量产性-------做EMC不容易的呵呵

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