《Verilog黄金指南》中文翻译版

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【简　介】:下面向不懂Verilog 语言的读者在技术上简要介绍一下Verilog
背景
Verilog 硬件描述语言HDL 是描述电子电路行为和结构的一种语言是一种IEEE 标准IEEE
Std.1364-1995
Verilog 用于模拟从随机和纯行为到门级和开关级的抽象范围等层次的数字电子电路功能也用于从许
多抽象寄存器传输级描述合并即自动产生门级描述Verilog 一般用于支持高层次的设计或基于
语言的设计其中电子设计在用自动合并工具进行详细设计前要通过高层次的完全抽象仿真来检验
Verilog 也广泛应用于IC 的门级检验包括仿真故障仿真和定时检验
Verilog 最初是在1984 年由Gateway Design Automation 公司开发Verilog-XL 仿真器的时候一起开发
出来1989 年Cadence Design Systems 公司并购Gateway 公司同时拥有对Verilog 语言和Verilog-XL
仿真器的权力1990 年Cadence 将Verilog 语言不是Verilog-XL 放到公共领域为了使Verilog 语
言通过IEEE 标准化过程一个非赢利性组织Open Verilog International OVI 将它不断推进结果在1995
年Verilog 成为一个IEEE 标准此后OVI 仍继续不断维护和开发这种语言
【目　录】:
1.序言
2.Verilog 的简单介绍
3.按字母顺序参考的部分
4.编译器伪指令
5.系统任务和函数
6.命令行选项