低相噪、低杂波数字锁相环路滤波器的设计

Francestey

【文件名】:06323@52RD_环路滤波[1].rar
【格　式】:rar
【大　小】:773K
【简　介】:1.【摘要】　较详细地分析数字锁相频率合成器的相位噪声, 着重用控制论方法对低相噪、低杂波
锁相环的环路滤波器进行设计, 并用某S 波段频率合成器的实验结果进行了验证。
【关键词】　环路滤波器, 相位噪声, 杂波抑制
2.摘　要: 杂散是影响分数N 频率综合器性能的重要指标。
针对传统无补偿频率综合器和采用2$ 调制技术的分数N
频率综合器的杂散输出进行理论分析。在传统无补偿频率综
合器的分析中引入附加相移满足锁定条件, 同时采用新的分
析方法使得各杂散分量更加明显。在对于2$ 调制技术的频
率综合器, 通过线性分析指明带宽选取与残留相差及高频端
噪声抑制能力间的关系, 并用时域模型给出环路非线性如鉴
相鉴频器的死区和电荷泵充放电电流的失配使得频率综合
关键词: 分数N 频率综合器; 杂散; sigma2delta 调制
3.摘要：提出了一种实现高阶全数字锁相环的新方法。该锁相环以数字比例积分控制取代了传统的一些数字环路滤
波控制方法，具有电路结构简单、控制灵活、跟踪精度高、环路性能好和易于集成的特点。文中介绍了该高阶全数字
锁相环的系统结构和工作原理，对其性能进行了理论分析和计算机仿真。应用EDA 技术设计了该系统，并用FPGA
实现了其硬件电路。仿真和硬件测试结果证实了该设计的正确性。
关键词：全数字锁相环；比例积分；EDA；计算机仿真
4.摘要文章设计了一种可应用于逆变器的、用FPGA 实现的二阶全数字锁相环（DPLL）。此锁相环
用比例积分方法替代传统锁相系统中的环路滤波（LF），用相位累加器实现数控振荡器（DCO）的功
能。具有输出相位连续、分辨率高等优点。分析了它的原理和结构，给出了关键部件的verilog 代码及仿真结果。仿真结果表明了设计的正确性。
关键词逆变器可编程门阵列锁相环模型设计仿真
【目　录】:
1.低相噪、低杂波数字锁相环路滤波器的设计
2.分数N 频率综合器的杂散分析
3.基于FPGA 的高阶全数字锁相环的设计与实现
4.基于FPGA 的逆变器全数字锁相环设计

yangyy

<P>有价值，不过高校的数字图书馆可以下到，，早知道不买了，，55</P>

chenjianeng

有价值，我就下载了。

linda_0823

我也买来看看吧，虽然不保证能看懂[em03]

harbincampus

看看先，虽然我不懂Verilog。