相位误差的困扰

ffk10 · 发表于 2009-10-12 09:44:05

最近有一个项目很怪异，在PA屏蔽盖不扣的情况下，1800的512信道（其他信道正常）相位误差只有2.0，PEAK也只有7.8，可是屏蔽盖只要一扣上，相位误差就回上到4.5，peak：23.0。排出了许久也没能找到好的解决方法。
看了看PCB layout也没有什么影响，因为前一批的班子走线，布线，贴件都是一样的，性能很正常。
请哪位有相关经验的高人解释一下，并给出点建设性意见，本人万分感谢！

xiongwenyong · 发表于 2009-10-12 09:52:44

确实是个怪异的问题，不过肯定能解决多做几个实验吧

dsxdeng · 发表于 2009-10-12 10:59:50

又是这个问题，MT6139就是这点不好。要与PA隔绝得很好才行。不然相位误差一直困扰。

dsxdeng · 发表于 2009-10-12 11:00:44

我公司大家都是经常遇到这个问题，盖上就不好，去盖就好。不过通过调整匹配和导电布隔绝，一般都能搞好。

123dwds · 发表于 2009-10-12 12:11:53

修改时序控制的问题，试一试

ffk10 · 发表于 2009-10-12 14:51:26

上午做了几个实验，最终发现在班子的另一面有个霍尔芯片没有贴，补焊上该器件后上述问题消失
理论上霍尔是不会影响的吧！而今，考虑成本原因公司要求必须去掉霍尔，因此问题又回到原点。
另外，如楼上所言，调整TC和PA之间的匹配，似乎越调越差。没有什么起色

ffk10 · 发表于 2009-10-12 14:52:08

继续等建议

zhangzao9901 · 发表于 2009-10-12 17:23:13

和Hall有关？

就这样 · 发表于 2009-10-13 10:25:10

用的是哪一家的PA?

lengzhiqi · 发表于 2009-10-13 12:56:29

检查你的VCCRF

wyzcl · 发表于 2009-10-14 11:01:43

如果情况难以分析的话建议将霍尔器件的所有管脚焊一个33pf 左右的电容到地试验一下看看.

xiazsan · 发表于 2009-10-14 14:01:38

PA的load有问题。匹配没做好。
因为失配，辐射变得更大。所以你盖上盖子后，场强变化，反射pulling到你的TC电路了。

这个的解决办法：
1：不想调匹配电路的话，匹配电路最好少用电感。如果有电感又不想改板子的话，加高屏蔽盒的高度。
2：调匹配，哈哈。。。。

lhtclcg · 发表于 2009-10-14 16:17:23

兄弟,PA与接收部分的屏蔽盖是分开的还是一个?

redstar1986 · 发表于 2009-10-14 17:36:08

我们也遇到这个问题

dsxdeng · 发表于 2009-10-15 10:12:14

以下是引用xiazsan在2009-10-14 14:01:38的发言：
PA的load有问题。匹配没做好。
因为失配，辐射变得更大。所以你盖上盖子后，场强变化，反射pulling到你的TC电路了。

这个的解决办法：
1：不想调匹配电路的话，匹配电路最好少用电感。如果有电感又不想改板子的话，加高屏蔽盒的高度。
2：调匹配，哈哈。。。。

兄弟，想问下，加高屏蔽盒的高度原理是什么？我最近这个项目也是，相位误差超标，但是在里面垫点东西，即那个屏蔽盖垫高点，就好了。目前还没找到更优化的方法。

xiazsan · 发表于 2009-10-15 10:38:02

楼上的。从电磁场的角度去考虑。

1：干扰无非两个途径，传导和辐射。所以上面的情况完全属于后者。
2：辐射，两个。电动势形成电流场；电流场形成电动势场。比如系统时钟，clock，只有电压，没有电流，属于前者。PA有电流输出，属于后者。
3：在实际电路中，传输线，电阻，电容，电感，四者组成信号传输链路。
      传输线，只要有一定的高度和边缘隔离度，如PCB lay的时候3W原则，能量基本上被包在里面。缺点，就是如果信号波长等效天线长度的时候就会产生天线效应。如果不加盖子都差，这个时候可能就要查一下这个是不是产生可能的原因之一。
      电阻属于消耗能量，所以辐射基本上不会有。
      电容，我们用的电容基本上是贴片的，所以电容的场都是基本上是包上电容两个极片里头的。也很难有辐射出来。
      电感，主要是电感。电感有电流，就会产生电磁场。它的方向就是跟传输的方向垂直，所以上是往上方向传输的场。需要一定的高度，高度越高，场越弱，用屏蔽盒的时候接收到的能量也会越少。而且电感是贴片的，相对传输线而言需要的高度更高，二，它的能量更集中，所以更需要更高的高度才会弱。

我不是做手机的，上面只是对于现象的分析。对phase漂的可能原因的分析。

phase 差，从传输角度讲，除了PLL变差，没有别的器件本射会使它变差（mixer, pa, lna, pga,agc, 等等。）所以说PLL被前面的器件给pulling到了。[br]<p align=right><font color=red>+5 RD币</font></p>

dsxdeng · 发表于 2009-10-15 11:03:49

顶楼上的，分析得很有道理，谢谢了！！！

dsxdeng · 发表于 2009-10-15 11:08:09

我用两个电容组成L型匹配，DCS高频的相位误差好了，盖屏蔽盖的时候就没那么敏感了。与没盖上差别不太大。而电感组成的匹配，对盖子很敏感。
但目前这种匹配却影响到低频900的调制谱。

xiazsan · 发表于 2009-10-15 13:16:06

不知道如何帮你。
900MHz的调制谱是哪一段？1：左边还是右边，2：是哪一个打开的点。PA_en, Tx_en, PLL_en. switcher en, 是哪一个。
TC的PLL 结构是什么？就是说TX freq=Fpll/2 还是Fpll.

可以发个原理图上来我来看看。

whb3103536 · 发表于 2009-10-15 14:01:38

应该是屏蔽框的接地没有处理好！可以试着把一边的屏蔽不焊（剪掉一边，四个方向都试一下）。问题应该可以解决！

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