MT6139相位误差180度？

whb3103536 · 发表于 2009-8-10 23:34:13

各位大侠！我新做一个MT6223平台手机，相位误差严重超标！180度！而且很稳定就180！百思不得其解？不知道有谁遇到过？？？？？？
我是直接用8960测的MT6139的TXODPCS脚（后面的pai型网络、PA也都断开了）功率5.9DB（39输出的没有经过PA放大）
急求救！！！！！！！！！！！！！！！！！！！！！11

whb3103536 · 发表于 2009-8-11 00:20:33

我把PCB文件也上传上来，大家一起分析看看！请各位高手评评怎么回事？同时也欢迎提点改善PCB Layout的建议！非常感谢！！！！

MT6223C + MT6139 + RF7163
【文件名】:09811@52RD_相位误差超大PCB文件.rar
【格　式】:rar
【大　小】:1223K
【简　介】:
【目　录】:

darius · 发表于 2009-8-11 00:22:01

晕倒，仪器出问题了吧[em01]

whb3103536 · 发表于 2009-8-11 00:23:36

以下是引用darius在2009-8-11 0:22:01的发言：
晕倒，仪器出问题了吧[em01]

仪器没有问题！我测之前的一些板子是OK的！对了，还有一点怕是6139的电容有错，因为板子是手贴的，明天再检查一下周边元件

intercon · 发表于 2009-8-11 00:46:18

大概看了下你的PCB，可能是各个公司风格不同，但是还是觉得无论从布局，摆件，走线，包地/割地等各方面来说
似乎太随意了，RMS phase error 有180度的问题估计还是贴片的问题，否则也太夸张了[em01]

sirbj · 发表于 2009-8-11 08:30:23

尝试过TX IQ校准吗？
这个和相位误差关系还是蛮大的。
需要仔细的设置校准target.开始可以设置严格一点

whb3103536 · 发表于 2009-8-11 10:36:44

检查元件没有错误！请各位支招啊，相位误差180度，也太离谱了！

carnation015 · 发表于 2009-8-11 11:43:52

IQ线包的不好。L4有VBAT、VDD，且过孔也有VBAT。电源影响很大。只是怀疑，还是等待大侠来解答。[em01]

hxiaqing · 发表于 2009-8-11 11:47:35

你是从哪点测到的相位误差，是射频口还是TXODPCS脚？

carnation015 · 发表于 2009-8-11 11:49:30

以下是引用hxiaqing在2009-8-11 11:47:35的发言：
你是从哪点测到的相位误差，是射频口还是TXODPCS脚？

楼主已经说了是“TXODPCS脚[em01]

3w52rdcomw · 发表于 2009-8-11 12:50:34

你的RF供电时23过来的吧？
建议你用下LDO供电试试，我们先前也遇到过的，用LDO供电应该就OK了

whb3103536 · 发表于 2009-8-11 13:05:05

感谢大家，找到原因了发现是一个磁珠用错料了，之前是1000R/100M的。换成0R电阻相位误差1左右，还不错！
但为什么这个磁珠会影响这么大，还请高手分析（磁珠见附件图1 B3008）

[upload=jpg]UploadFile/2009-8/09811@52RD_图1.JPG[/upload]

arm · 发表于 2009-8-11 13:13:26

应该不会是这个磁珠引起的吧.LZ,SCH能否发份我看下.y801111@126.com

lieren1986 · 发表于 2009-8-11 15:10:29

希望有高人能解答一下这个问题，磁珠在这里的作用无外乎抑制低频成份，防止VRF被干扰，应该加上去效果会更好啊，为什么去掉了反而好了呢？

njupthy · 发表于 2009-8-11 15:15:42

以下是引用lieren1986在2009-8-11 15:10:29的发言：
希望有高人能解答一下这个问题，磁珠在这里的作用无外乎抑制低频成份，防止VRF被干扰，应该加上去效果会更好啊，为什么去掉了反而好了呢？

磁珠在这里的作用无外乎抑制低频成份?搞反了吧

intercon · 发表于 2009-8-11 15:40:13

呵呵，还让我说着了，这么夸张的结果估计就是贴片的问题。
不过LZ既然把图发上来，是个难得交流的机会，我就抛砖引玉说几句，说得不对的大家指正[em01]

1.布局问题：板子上下端很空，RF与BB区域是否可以纵向排列，横向的话很挤，出线也不方便，同时PA与TRC摆得也不合理，
               弱信号的 RF in 穿过PA区域才到TRC，容易受干扰。

2.天线禁铺区的问题，铜都铺到板边了，难道都为了ESD？

3.走线层与屏蔽框的问题：L1的框还算完整，L2的框就被弄得支离破碎，如RF in 在穿过PA 与TRC 的框时走L2 ，不仅屏蔽差，
               且使L2的框不完整，可否考虑走L4。同样的问题也出现在IQ线，换层的地方不合理，应该在引脚边上就换层。

4.屏蔽框上的地孔：只要L4没有线穿过屏蔽框，框上的地孔应该大小相间，而不是连续几个大或几个小。

5.晶振的问题：晶振到TRC引脚的走线应该用最细的线，0.1mm

6.L4走线的问题： IQ 线没包好，有一段与 VCXO平行无保护； I2C线没包好；由TRC 到PA的两条发射线没包好，两条线
                     是50OHM线，最好分开走，控制线宽和到铺地的距离，平行的两条50OHM线也可，但效果差，且要重新
                     调整线宽。

7.走线换层的问题：以VCXOEN为例，先后走L5，L4，L2，L5，换层太多了。

8.PA控制线：应该尽量走L4，且包地保护；VAPC是最容易受干扰的，走了L2，L5，完全无保护；
               PA_EN的问题也如此，且与天线开关控制线走平行是不可取的；

[此贴子已经被作者于2009-8-11 19:05:43编辑过]

darius · 发表于 2009-8-11 17:49:14

楼上真是个好心的大牛[em08]

whb3103536 · 发表于 2009-8-11 18:29:25

感谢intercon的指正！还有几点疑惑请教一下！

以下是引用intercon在2009-8-11 15:40:13的发言：
呵呵，还让我说着了，这么夸张的结果估计就是贴片的问题。
不过LZ既然把图发上来，是个难得交流的机会，我就抛砖引玉说几句，说得不对的大家指正[em01]

1.布局问题：板子上下端很空，RF与BB区域是否可以纵向排列，横向的话很挤，出线也不方便，同时PA与TRC摆得也不合理，
   弱信号的 RF in 穿过PA区域才到TRC，容易受干扰。

弱信号的 RF in 穿过PA区域才到TRC有点不太理解？还请详解一下！[/COLOR]

2.天线禁铺区的问题，铜都铺到板边了，难道都为了ESD？

天线是做成PIFA的，不是单极[/COLOR]

3.走线层与屏蔽框的问题：L1的框还算完整，L2的框就被弄得支离破碎，如RF in 在穿过PA 与TRC 的框时走L2 ，不仅屏蔽差，
   且使L2的框不完整，可否考虑走L4。同样的问题也出现在IQ线，换层的地方不合理，应该在引脚边上就换层。

RF in 在穿过PA 与TRC 的框时走L2 我考虑的是RX走线尽量少换层！本来想在屏蔽罩上开孔直接走表层的[/COLOR]

4.屏蔽框上的地孔：只要L4没有线穿过屏蔽框，框上的地孔应该大小相间，而不是连续几个大或几个小。

我认为可以打地孔的地方多打些好！所以会有的地方多，有的地方少[/COLOR]

5.晶振的问题：晶振到TRC引脚的走线应该用最细的线，1mm

请问一下为什么？[/COLOR]

6.L4走线的问题： IQ 线没包好，有一段与 VCXO平行无保护； I2C线没包好；由TRC 到PA的两条发射线没包好，两条线
   是50OHM线，最好分开走，控制线宽和到铺地的距离，平行的两条50OHM线也可，但效果差，且要重新
   调整线宽。

这个是要注意的地方，谢谢！[/COLOR]

7.走线换层的问题：以VCXOEN为例，先后走L5，L4，L2，L5，换层太多了。

8.PA控制线：应该尽量走L4，且包地保护；VAPC是最容易受干扰的，走了L2，L5，完全无保护；
PA_EN的问题也如此，且与天线开关控制线走平行是不可取的；

njupthy · 发表于 2009-8-11 19:07:23

看不了楼主的*pcb文件，看了这么多人的回复，建议楼主将需要保护的线最好放在屏蔽架相反的那几层，然后用两层地包裹。不至于把屏蔽框弄得七零八落

samanthazhao · 发表于 2009-8-11 20:20:34

请问楼主用错料的那颗磁珠是6139的第几角出来的？是40脚吗？

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[讨论] MT6139相位误差180度？