宽频 VCO 设计讨论（有宽频VCO和ADC经验的人请进来讨论）

lihaisong · 发表于 2009-7-31 14:29:58

大家好，我现在有一个问题需要大家帮忙一起解决：设计了宽频LC VCO 1.8G~3.6G, 用7个bit控制cap array,在bit=63 和bit=64的时候，理论上要求频率增大一个step，但是由于bit的翻转0111111 to 1000000，出现了layout parasitic 一个大的变化,频率没有增大一个step,反而下降了一个step。请问高手有哪些solution解决这个问题，个人觉得layout很难在这个翻转的地方改进，听说高精度的ADC 在bit翻转的时候也会出现这样的情况。下图是在bit=31和bit=32时候出现的一次频率下降的转折点，我需要的是频率随control bits线性增大，请大家不吝赐教！非常感谢。
[upload=jpg]UploadFile/2009-7/09731@52RD_VCO frequency.JPG[/upload]

lihaisong · 发表于 2009-8-4 12:10:35

问题查到了，是因为cap array 上的寄生电阻影响了Q值，从而改变了LC tank 中的C，改变了频率，在Bit=1000000时，Q 值大，等效的C大，所以频率没有按1 step 增大，反而相对与Bit=0111111时不变，所以要改变最高位layout的寄生电阻,增大Q，不仅能使得频率make sense ,也同时优化了phase noise.
有不同意见的朋友，请赐教。

kgbriver · 发表于 2009-8-10 20:34:18

這麼好的資料
謝分享

honeyxxx · 发表于 2009-8-25 15:33:37

很是受用

nic8862000 · 发表于 2010-8-30 11:51:56

受教了！！[em01][em02]

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