弱弱请教一个flipflop的仿真问题

timelj

我想搭一个D filpflop，第一步就有问题了，现在的线路是一个传输门接一个反相器，2端的波形很奇怪，CLK为0时就起来了，大侠帮忙看看，参考附档波形

网表文件是
p filp flop circuit
.OPTIONS LIST NODE POST
.TRAN 200P 150N
.PRINT TRAN V(V1) V(CLK) V(5)
Mn1 2 CLK 1 1 NCH L=0.18U W=0.54U
Mp1 2 CLKB 1 1 PCH L=0.18U W=0.54U
Mp2 3 2 VDD VDD PCH L=0.18U W=1U
Mn2 3 2 0 0 NCH L=0.18U W=1U

Mp14 CLKB CLK VDD VDD PCH L=0.18U W=10U
Mn15 CLKB CLK 0 0 NCH L=0.18U W=10U
VDD VDD 0 1.8
VIN 1 0 0 PULSE 0 1.8 0N 0.1N 0.1N 20N 40N
VCLK CLK 0 0 PULSE 0 1.8 3N 0.1N 0.1N 5N 10N
.MODEL PCH PMOS LEVEL=3
.MODEL NCH NMOS LEVEL=3
.END[upload=jpg]UploadFile/2009-7/09720@52RD_参考线路图.jpg[/upload]
[upload=jpg]UploadFile/2009-7/09720@52RD_输出波形图.jpg[/upload]
[em06]