请教FPGA，关于QuartusII

ytm2006

QuartusII的"Tools"中"EDA simulation Tool"的“RTL仿真”和“门级仿真”怎么老是出现错误啊，功能仿真和时序仿真都通过了，不知道什么原因，不懂？
进行过Timing simulation后，主要查看什么数据来判断时序上是否符合要求啊？
QuartusII的时钟clk在仿真中都是自己设置的，那现实中时钟频率能做到吗？
请大家多多指教，感激不尽！