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DDR的EMC设计
在原理上
1，给足DDR 2.5V电源足够的滤波 10UF 大电容每颗RAM需要一个。
2，0.1UF与1nF电容半对半数放置。
3，REF上拉电源保证足够的滤波，容值的选择同上。并在源端串磁珠。
4，CLK 在源端串电阻，并接电容到地。若是两颗ram，CLK之间需在IC接收端并电阻(100-200),也可在此处上下拉。
5，DDR的所有的线在源端匹配（串电阻），DATA, ADDRESS,CLK,DQS,DM,CLKE,WE,CS,RAS,CAS.
6，DQS DM CLK 源端电阻必须是单颗的，不得用排阻。
7,DDR附近的走线，为了避免被串扰，中速线串电阻，低速线串磁珠滤波处理！
在 PCB layout上
1，首先看CPU他的DDR pin是否良好，大公司或者成熟的产品他的pin定义是非常合理的。我们需要他的线都能完整扇出，以保证我们的layout。
2，所有的DDR线 如果能走到全部走到内层，只留器件在表层，最好，这种情况下需要考虑打孔个数，换层不要太多。这里强调data 线，CLK线， DQS DM线。
3，每一组data线 ，DQS，DM线都必须走在一个区域，且参考相同的GND层，这些线最大可能走同一层，第三层建议走。出于空间或打孔过多的原因，可以适当放置表层。每颗RAM有两组这样的线。
4，DDR的区域必须是完整的GND平面来参考，cost down压力下，可适当考虑power，不建议这么做。
5，DQS DM CLK 走线时控制4W原则。
6，DDR高速线跨层时，在附近留GND贯穿孔。保证信号足够完好的回流。
7，DDR周边的线应尽量远离此高速区域！
先写这么多，后面发现有重要的，我再补上！其他朋友有意见的，也可以补充！
大家在谈到DDR的时候，都说按guidline来就行了，可实际的情况，并非那么简单。
IC本身可能就不成熟，造成pin定义凌乱，导致走线无法正常扇出。
空间的限制，造成区域太小，造成串扰的影响太大，最可怕的是串扰到低速线上。
cost down的压力使层数受限，EMC问题更加突出。明年尝试四层板走DDR，看看极限是什么样的。
当IC能够完整扇出的时候，对于Data线可以走表层，但clk，DQS， DM 坚决走内层！！
有机会的朋友可以去尝试！！ |
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发表于 2009-5-14 09:20:45
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