利用缓冲寄存器调整ADSP-BF533系统时序

lhlian

众所周知，信号质量关乎系统性能，时钟裕量的大小同样影响系统稳定性。频率的提高意味着对时序约束的要求更加严格。PCB板级走线的典型延时如果按照200ps/inch来计算，系统规模的提高使得全局长走线变得常见，对于不足ns的建立保持时间要求来说，5inch的走线延时将会造成时序错误。

相比于PCB走线延时的固定，IC内部延时的可配置性将对系统调试和性能调整带来优势。 ADSP-BF533内部的SDC（SDRAM Controller）使得SDRAM访问的部分关键参数(tRAS,tRP,tRCD,tWR等)可以通过软配置相关寄存器的方式实现。

ADSP-BF533支持最大133MHz的 SDRAM CLK，拿Hynix公司的HY57V561620 SDR SDRAM来说，数据输出的保持时间只有0.8ns，我们知道，由于成本和走线难度等等因素的影响，走线长度的mismatch往往是不可避免的。而在调试初期，依据实际测试延时参数，合理调整定时寄存器（EBIU_SDGCTL），将显著提高调试灵活度，增加系统运行可靠性。

具体寄存器配置可以参考《ADSP-BF533 Blackfin Processor Hardware Reference》EBIU_SDGCTL Register章节