如何调整差分时钟信号幅度

benbenzhou12

各位大虾们，我在调试板子的时候遇到了一个问题。希望达人帮忙解决下。

     故障如下：在板子进行软件升级的时候老是升级挂掉了，导致要重新少FALSH才行。经排查是SDRAM差分时钟CLK和CLKB（频率160M）上的时钟幅度不够。在开始设计的时候SDRAM上的差分时钟上串了33欧电阻。后来换成0欧电阻软件升级可以正常进行。用示波器测试结果显示33欧电阻两端差分时钟幅度有0.6V的压降。但是差分时钟是主芯片内部锁相环电路输出的。输出幅度硬件上无法控制，而33欧电阻是为了EMC设计的，换成0欧电阻肯定不行。

     另外贴出主芯片主时钟电路64M电路，不知道是否可以通过增加主时钟的幅度来达到改善SDRAM时钟幅度的问题。主时钟采用3rd晶体。
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benbenzhou12

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